ATM 망을 효율적으로 구축하고 여러 가지 형태의 제어를 통하여 망 자원을 안정적으로 관리하기 위해서는 망의 성능에 대한 다양한 관점에서의 분석이 필수적이며, 그 기본이 되는 것이 ATM 다중화기에 대한 성능 분석이다. ATM 다중화기에 입력되는 트래픽을 분석하는데 있어서 MRP(Markov Renewal Processes) 또는 SMP(Semi-Markov Processes)는 자동 상관계수를 계산하기가 비교적 용이해서 높은 양의 상관관계를 가지는 버스티한 트래픽을 표현하기에 적절한 구조를 가지고 있으며, 입력 트래픽의 머무는 시간이 어떠한 분포이든 표현 가능한 장점이 있다. 본 연구에서는 ATM 트래픽을 분석하는데 있어서 입력되는 on/off 소스를 MRP로 모형화하고, 이를 도착과정으로 하는 이산시간 MR/D/1B 대기시스템으로 구성하여 ATM 다중화기의 셀 손실확률 등의 성능분석을 제시한다. 또한 본 연구에서 제시한 방법에 대한 타당성 검증을 위하여 시뮬레이션과 비교 검토한다.
재다중화기는 여러 개의 TS를 입력으로 받은 후 다중화하여 출력하는 시스템이다. 이를 위해서는 PSI 재구성 및 PID 재배열 등의 과정을 거친 후 T-STD 모델에 맞게 다중화하고, PCR 수정하여 전송하는 기능이 필요하다. 재다중화기는 부가적으로 MPEG 스트림을 끊어 잇는 스플라이싱 기능과 PSI와 PSIP의 상호 연계를 위해 PSIP 데이터를 처리할 수 있는 기능을 갖출 수 있다. 본 논문에서는 TS 다중화를 위한 기본 기능과 함께 스플라이싱 및 PSIP 스트리밍 등의 보조 기능을 수용할 수 있는 재다중화기의 구조를 제안한다.
본 연구는 위성중계기용 SHF 대역 IMUX(: Input Multiplexer)의 설계 및 구현에 대해 기술하였다. SHF 대역 입력다중화기는 Combine Filter, 분배기, Isolator 및 Channel Filter로 구성된다. 제작 전 우주환경에 대한 사전 시뮬레이션 분석을 통하여 장비 오동작 가능성을 최소하였으며, 발사환경 시 발생하는 진동에 대한 시뮬레이션을 통해 신뢰성 있는 IMUX를 설계하였으며, 제작 후 주요 성능지표에 대해 만족여부 확인 및 사전 성능 시뮬레이션 결과와 비교하였다.
다중화기를 이용한 논리설계는 구조적 디지털 시스템 설계에서 설계의 편리성과 유연성을 위한 유용한 방법으로 사용되어왔다. 본 논문에서는 다중화기(multiplexer : MUX) 기반 논리설계에서 종래의 연구들에서 세밀히 다루지 않았던 무정의 조건(don't care condition)이 논리최적화에 미치는 영향을 분석해보고 단일 다중화기 기반의 설계와 복수 다중화기 기반의 설계를 위한 무정의 조건의 활용방법을 제시한다. 특히 데이터 입력의 개수가 $2^m$개보다 적은 경우(선택선의 개수는 m개일 때)의 설계방법을 고찰한다. 제시하는 기법을 디지털논리설계 교육과 관련하여 최근 창의적 공학교육에서 크게 활용되고 있는 아두이노(Arduino)를 이용한 마이크로프로세서 설계와 연계하여 활용하는 방법에 대해서도 기술한다.
본 논문에서는 통계적 패킷 음성/데이터 다중화기의 성능을 연구하였다. 성능해석은 음성과 데이터가 서로 분리된 한정된 queue를 사용하고, 전송에 있어서 음성이 데이터보다 우선권을 갖는 것을 가정하고, 다중화기의 출력 link를 시간 slot단위로 나누고 음성은 (M+1)-state의 Markov Process로, 데이터는 Poisson process로 modeling 하여 수행하였다. 전송시 음성신호가 데이터 신호보다 우선권을 가지므로 음성의 queueing behavior는 data에 거의 영향을 받지 않는다. 다라서 본 연구에서는 음성의 queueing behavior를 먼저 해석한 다음 data의 queueing behavior를 해석하였다. 패킷 음성 다중화기의 성능 해석은 입력상태와 buffer의 점유를 2차원의 Markov chain을 가지고 formulation하였고, 집적된 음성/data의 다중화기는 data를 추가한 3차원 Markov chain으로 하였다. 이러한 model을 사용하여 Gauss-Seidel방법으로 결과를 얻고 simulation으로 입증하였다. 이들 결과로 부터 음성 가입자의 수, 출력 link용량, 음성의 queue크기, 음성의 overflow확률에서는 서로 trade-off가 있고 data에서도 비슷한 tradeoff가 있음을 알았다. 또한 입력 traffic량과 link의 용량에 따라서 음성과 데이타간의 성능에서 서로 tradeoff가 있고, TASI의 이득이 2이상이고 음성가입자의 수가 적을 경우 데이타의 평균 지연시간은 buffer의 최대길이 보다 길음을 알아내었다.
ATM은 음성, 비데오, 벌크 데이타등과 같은 다양한 형태의 버스트 트래픽을 수용할 수 있다. ATM망에서 트래픽 소오스를 효과적으로 처리하거나 가능한한 대역폭 사용율을 증가시키기 위해서는 통계적 다중화 구조가 채택되어야 한다. 본 논문은 독립적인 입력 소오스를 갖고 유한개의 버퍼 크기를 갖는 큐잉 시스템에서 큐 상태분포를 계산하기 위한 효과적인 계산 절차를 논의하고, 이러한 반복적인 계산방법을 통해 셀 손실율을 정확하게 계산한다. 또한 동질의 ON-OFF 소오스를 갖는 ATM 다중화기에 대해 몇가지의 수치계산 예를 통해 셀 손실율의 특성을 조사해 본다.
본 논문에서는 시분할 방식을 확장하여 윈도를 통해 비터비 복호화 되는 단위를 다중으로 버퍼링하고 병렬적으로 처리하는 비터비 복호화기를 구현한다. 연속적으로 입력되는 신호를 복호화 길이의 배수로 버퍼링한 후 이를 고속의 비터비 복호화기 셀을 이용하여 병렬적으로 복호화를 수행한다. 비터비 복호화기 셀의 사용수에 비례하여 데이터 출력율을 얻을 수 있는데 입력 버퍼의 프로그래밍 및 수정에 따라서 이러한 동작을 만족시킬 수 있다. 구현된 비터비 복호화기 셀은 해밍 거리 계산을 위한 HD 블록, 각 상태의 계산을 위한 CM 블록, 비교를 위한 CS 블록, 그리고 trace-back을 위한 TB 블록 및 LIFO 등으로 구성된다. 비터비 복호화기 셀은 ALTERA의 APEX20KC EP20K600CB652-7 FPGA에서 $1\%(351;cell)$의 LAB(Logic a..ay block)를 사용하여 최대 139MHz에서 안정적으로 동작할 수 있었다. 또한 비터비 복호화기 셀과 입출력 버퍼링을 위한 회로를 포함한 전체 비터비 복호화기는 약 $23\%$의 자원을 사용하면서 최대 1Gbps의 데이터 출력율을 가질 수 있도록 설계하였다.
본 논문에서는 광역 ATM 망에서 인터넷 서비스를 제공하기 위하여 입력 소스 트래픽의 QoS 등급에 기초한 라우터 시스템에 적용되는 다양한 스케줄링 알고리즘들을 분석하고 서비스 특성에 따라 QoS 요구사항을 보장할 수 있는 새로운 스케줄링 알고리즘을 제안한다. 이를 위하여, 인터넷망에서의 패킷 다중화기의 요구사항을 살펴보고 실시간 서비스제공을 위한 패킷 다중화기의 기능 구조와, 다양한 QoS를 만족시키기 위한 스케줄링 알고리즘을 설계한다. 마지막으로 모의 실험을 통해 평균 지연 시간 및 망 자원 활용의 공평성 측면에서 알고리즘의 성능을 고찰한다.
본 논문에서는 마이크로프로세서를 이용한 8-channel 통계적 다중화기(SMUX)의 구현에 대하여 기술한다. 하드웨어는 S100-bus 비슷한 bus를 통하여 연결되어 있으며 4MHz clock의 Z -8OA 중앙처리장치기판, 프로그램 저장을 위한 16kbyte LOM기판, data저장을 위한 16Kbyte 동적 RAM 기판 및 세개의 입출력 장치로 구성되어 있다. 이 통계적 다중화기는 50bps에서 9600bps까지의 data를 취급하는 8-channel을 다중화 할 수 있고 한장의 입출력 기판을 제거하고 소프트웨어를 약간 수정하면 4-channel을 수용할 수 있다. 또한 본 장비는 CCITT 권장사항 X.25 link level, V.24, V.28, X.3 및 X.28을 따르고 있다. SMUX 주요특성은 4종류의 입력부호 즉 ASCII, EBCDIC, Baudot, Transcode를 취급할 수 있고 동적 buffer 운영방식과 자체진단 기능을 갖고 있으며, 전체 시스템을 동작시키는데 단지 하나의 CPU를 능률적으로 이용한다는 점이다. 이 시스템의 하드웨어 및 소프트웨어에 관한 자세한 사항은 본론에서 기술한다.
본 논문에서는 직렬연접 길쌈부호의 새로운 연접방법을 제시하고 그 성능을 분석하였다. 제시된 직렬연접 길쌈부호에서는 외부부호의 정보비트와 패러티비트가 각각 인터리버와 역인터리버를 거쳐서 내부부호로 입력된다. 따라서 인터리버와 역인터리버의 크기는 입력프레임의 크기와 동일하다. 제안된 직렬연접 길쌈부호에서는 인터리버의 크기가 Benedetto 구조에 비하여 반으로 줄어들기 때문에 반복복호시 매번 거쳐야 하는 인터리버의 지연시간을 줄일 수 있다. 또한 제시된 구조에서는 다중화기와 역다중화기가 사용되지 않기 때문에 복호기의 복잡도가 Benedetto 구조보다 상대적으로 더 간단하다. 모의실험 결과 인터리버의 크기가 동일한 경우 제시된 직렬연접 길쌈부호의 성능이 Benedetto 구조의 성능보다 더 우수하였다. 또한 Eb/No가 증가할수록 제시된 구조와 Benedetto 구조의 성능차이가 더욱 증가하였다. 입력프레임의 크기가 동일한 경우에는 제시된 직렬연접 길쌈부호의 성능이 인터리버의 크기가 반으로 줄어듦에도 불구하고 Benedetto 구조와 거의 동일한 성능을 나타내었다.
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[게시일 2004년 10월 1일]
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