• 한국통신학회논문지
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• 제35권6A호
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• pp.555-567
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• 2010

릴레이를 이용한 다중 홉 시스템은 기존의 단일 홉 시스템과 달리 주어진 전체 리소스 영역의 일부를 릴레이 통신에 할당하게 되어 효율적인 자원할당 알고리즘을 도입하지 않으면, 실제 사용이 가능한 리소스의 손실을 초래하게 된다. 또한, 릴레이 기반 셀룰러 시스템에서 생기는 인접 셀 간섭으로 인해 기지국과 단말기 또는 릴레이와 단말기 사이의 높은 링크 성능을 보장하지 못하는 경우가 발생해 리소스 효율이 급격히 떨어질 수 있다. 본 논문에서는 3GPP (3rd Generation Partnership Project) LTE (Long Term Evolution)-Advanced 시스템의 하향링크 릴레이 협력 네트워크에서의 효율적인 자원할당 기법을 제안한다. 릴레이 협력 네트워크에서 각각의 통신 링크마다 고정 리소스 영역을 갖는 기존의 기법과는 달리, 제안된 자원할당 알고리즘은 각 통신 링크 간의 채널 상태 및 전송 가능 용량 등을 고려하여 각 리소스 블록 단위 별로 적응적으로 자원을 할당하는 기법이다. 또한 셀 또는 단말의 추가적인 전송률 증대를 위해 특정 통신 링크가 할당된 리소스 영역에 다른 통신 링크의 리소스를 중복하여 자원을 재사용하는 기법을 제안한다. 제안된 리소스 중복 할당 방식은 리소스 중복으로 인한 추가적인 간섭을 미리 고려하여 동적으로 자원을 할당하는 방식으로 단말기에서 간섭 제거 등의 추가적인 절차가 불필요하다.

• 한국전자파학회논문지
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• 제30권2호
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• pp.104-110
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• 2019

본 논문에서는 long term evolution(LTE) 통신을 위한 900 MHz 대역에서 동작하는 CMOS 전력증폭기 집적회로 설계 결과를 제시한다. 출력단에서의 적은 손실을 위해 트랜스포머를 이용한 출력 정합 회로가 printed circuit board(PCB) 상에 구현되었다. 동시에, 2차 고조파 임피던스의 조정을 통해 전력증폭기의 고효율 동작을 달성하였다. 전력증폭기는 $0.18{\mu}m$ CMOS 공정을 이용하여 설계되었으며, 10 MHz의 대역폭 및 7.2 dB 첨두 전력 대 평균 전력비(PAPR)의 특성을 갖는 LTE up-link 신호를 이용하여 측정되었다. 제작된 전력증폭기 모듈은 평균 전력 24.3 dBm에서 34.2 %의 전력부가효율(PAE) 및 -30.1 dBc의 인접 채널 누설비(ACLR), 그리고 24.4 dB의 전력 이득을 갖는다.

• 한국지구과학회지
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• 제21권5호
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• pp.503-524
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• 2000

중간 및 하부 대류권의 열적 상태에 대한 관측 및 모델 결과들의 상태적인 정확성을 평가하기 위하여 세 종류의 위성관측 MSU 채널2 밝기온도 자료들과 ECMWF 모델의 재분석 (1980-93년) 자료를 상호 비교하였다. 중간 대류권 온도를 반영하는 위성관측 자료는 직하점에서의 MSU2 (1980-98년)와 여러 주사각으로부터 유도된 SC2 (1980-97년)이고, 하부 대류권 온도를 반영하는 자료는 SC2R (1980-97년)이다. 여기서 MSU2는 본 연구에서, 그리고 SC2와 SC2R은 Spencer and Christy (1992a, 1992b)에서 유도되었다. 위의 네 종류 자료간의 상관은 중 ${\cdot}$ 고위도에서 높았으나 (r${\ge}$0.90), 저위도 그리고 대류가 활발한 열대 지역에서 낮았다 Hydrometeors (구름과 강수) 및 지표방출의 영향으로 잡음을 포함하는 SC2R에 대한 다른 자료의 상관이 특히 낮았다 (r${\sim}$0.65). 또한 모델 재분석에 대한 위성자료의 상관은 MSU2보다 강수 효과가 일부 제거된 SC2에서 높았다. 세 종류의 MSU 기후값의 아노말리 비교에서 지표에 민감한 SC2R의 북반구 온도는 MSU2나 SC2에 비해 현저하게 1월에 하강하였고 7월에 상승하였다. 관측 및 모델 온도들에 대한 경험직교함수 분석에서 월평균값 모드1은 열대 태평양을 제외하고 연주기를 보였다. 전체 태평양에 대한 MSU2 모드1은 Walker 순환에 의한 동 ${\cdot}$ 서 쌍극자 형태를 보인 반면, 다른 위성관측과 모델 자료에서는 이러한 형태가 약하였다. 관측과 모델은 열대 태평양에 대한 아노말리값의 모드1, 2에서 엘니뇨와 라니냐에 의한 경년변동을 뚜렷하게 보였다. 적도 서태평양 용승 지역에서의 관측과 모델 결과 사이의 불일치는 모델에서 대기-해양 상호작용이 보완되어야 함을 제시한다.성관측 자료가 기후변동에서의 피이드백 작용을 이해하는데에 유용하게 사용될수 있음을 본 연구는 제시한다.EX>$^{\circ}$C, 0.16${\sim}$0.62의 X$_{CO}\;_{2}$, 5${\sim}$14mole% CH$_{4}$, 0.06${\sim}$0.31mole% N$_{2}$, 0.4${\sim}$4.9wt.% NaCl의 염농도. 설화 금광산의 온도-조성 자료는 설화 함금열수계가 화강암질 용융체와 인접한 부분에 정치되어 있었음을 지시한다. 이러한 화강암질 용융체는 CH$_{4}$ 형성을 촉진시켜 유체를 환원상태로 변환시킨 것으로 추정된다. 철황화물중 자류철석이 지배적으로 산출됨은 환원유체 상태를 지시하고 있다. 황화광물의 ${\delta}\;^{34}$S값(-0.6 ${\sim}$ 1.4$%_o$)은 황의 심부 화성기원을 지시하고 있다.위해서는 각 행정부서별로 사용하는 행정자료들을 연계${cdot}$통합할 수 있도록 국가사회전반에 걸쳐 행정 체제가 갖추어져야 하기 때문이다. 특히 모든 국민 개개인에 관한 기본정보, 개인들이 거주하며 생활하는 단위인 개별 주거단위에 관한 정보가 행정부에 등록되어 있고, 잘 정비되어 있어야 하며, 정보의 형태 또한 서로 연계가 가능하도록 표준화되어있어야 한다. 이와 더불어, 현재 인구센서스에서 표본조사를 통해 부가적으로 생산하는 경제활동통계를 생산하기 위해서는 개인이 속한 사업체를 파악할 수 있도록 모든 사업체가 등록되어 있고, 개인의 경제활동과 관련된 각종 정보들이 사업체에 잘 기록 및 정비되어 있어야 한다. 따라서 행정자료 기반의 인구센서스통계생산은 단지 국가의 통계뿐만 아니라 행정조직과 행정체계를 정비하고, 개인과 사업체의

• 전자공학회논문지
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• 제53권3호
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• pp.46-55
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• 2016

본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.