• 한국정보통신학회논문지
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• 제16권2호
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• pp.302-312
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• 2012

본 논문에서는 UHF RFID 태그 칩용 512bit EEPROM의 저면적 설계 기술과 고신뢰성 기술을 제안하였다. 저면적회로는 디코딩 로직(decoding logic)을 단순화한 WL 구동 회로, BGR 회로 대신 저항 분배기(resistor divider)를 이용한 VREF 발생회로이다. Magnachip $0.18{\mu}m$ EEPROM 공정을 이용하여 설계된 512bit EEPROM IP의 레이아웃 크기는 $59.465{\mu}m{\times}366.76{\mu}m$으로 기존 회로를 사용한 EEPROM 대비 16.7% 줄였다. 그리고 쓰기 모드(write mode)를 빠져나올 때 DC-DC 변환기(converter)에서 출력되는 부스팅된 출력전압을 VDDP(=3.15V)로 방전시키는 대신, 공통접지(common ground)인 VSS로 방전시키는 방식을 제안하여 VDDP 전압을 일정하게 유지함으로써 5V 소자가 파괴되는 문제를 해결하였다.

• 한국정보통신학회논문지
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• 제13권12호
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• pp.2633-2640
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• 2009

본 논문에서는 터치스크린 컨트롤러용 IC를 위한 저면적, 저전력, 고속 EEPROM 회로 설계기술을 제안하였다. 저면적 EEPROM 기술로는 SSTC (Side-wall Selective Transistor Cell) 셀을 제안하였고 EEPROM 코어회로에서 반복되는고전압 스위칭 회로를 최적화하였다. 저전력 기술은 디지털 Data Bus 감지 증폭기 회로를 제안하였다. 그리고 고속 EEPROM 기술로는 Distributed DB 방식이 적용되었으며, Dual Power Supply를 사용하여 EEPROM 셀과 고전압 스위칭 회로의 구동전압은 로직전압 VDD(=1.8V)보다 높은 전압인 VDDP(=3.3V)를 사용하였다. 설계된 128Kb EEPROMIP(Intellectual Property)의 레이아웃 면적은 $662.31{\mu}m{\times}1314.89{\mu}m$이다.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.913-920
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• 2011

본 논문에서는 수동형 900MHz RFID 태그 칩용 로직 공정 기반 저면적.저전력 1Kb EEPROM를 설계하였다. 1Kb 셀 배열 (cell array)은 1 워드 (word)의 EEPROM 팬텀 셀 (phantom cell)을 2차원 배열 형태인 (16행 ${\times}$ 16열) ${\times}$ 4블록으로 구성하였으며, 4개의 메모리 블록이 CG (Control Gate)와 TG (Tunnel Gate) 구동회로를 공유하므로 저면적 IP 설계를 하였다. TG 구동회로를 공유하기 위해 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 유지하면서 동작 모드별 TG 바이어스 전압을 스위칭해 주는 TG 스위치 회로를 제안하였다. 그리고 4 메모리 블록 중 하나의 블록만 활성화하는 partial activation 방식을 사용하므로 읽기 모드에서 전력소모를 줄였다. 그리고 하나의 열 (column)당 연결되는 셀의 수를 줄이므로 읽기 모드에서 BL (Bit-Line)의 스위칭 시간을 빠르게 하여 액세스 시간 (access time)을 줄였다. Tower $0.18{\mu}m$ CMOS 공정을 이용하여 (32행 ${\times}$ 16열) ${\times}$ 2블록과 (16행 ${\times}$ 16열) ${\times}$ 4블록의 2가지 배열 형태의 1Kb EEPROM IP를 설계하였으며, (16행 ${\times}$ 16열) ${\times}$ 4블록의 IP가 (32행 ${\times}$ 16열) ${\times}$ 2블록의 IP에 비해 레이아웃 면적은 11.9% 줄였으며, 읽기 모드 시 전력소모는 51% 줄였다.

• 한국정보통신학회논문지
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• 제14권8호
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• pp.1868-1876
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• 2010

본 논문에서는 logic 공정 기반의 소자만 사용한 256bit EEPROM IP를 설계하였다. 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 제한하기위해 EEPROM의 코어 회로인 CG (Control Gate)와 TG (Tunnel Gate) 구동 회로를 제안하였다. 그리고 DC-DC converter인 VPP (=+4.75V), VNN (-4.75V)과 VNNL (=VNN/3) generation 회로를 제안하였고 CG와 TG 구동 회로에 사용되는 switching power인 CG_HV, CG_LV, TG_HV, TG_LV, VNNL_CG와 VNNL_TG 스위칭 회로를 설계하였다. 일반적인 모의실험 조건에서 read, program, erase 모드의 전력 소모는 각각 $12.86{\mu}W$, $22.52{\mu}W$, $22.58{\mu}W$으로 저전력 소모를 갖는다. 그리고 테스트 칩을 측정한 결과 256bit이 정상적으로 동작을 하였으며, VPP, VNN, VNNL은 4.69V, -4.74V, -1.89V로 목표 전압 레벨이 나왔다.