• Proceedings of the Korea Water Resources Association Conference
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• 2006.05a
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• pp.66-71
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• 2006

최근에 하도계획의 주된 과제는 하천환경의 보전과 창조를 위한 비용의 최소화이며, 침식과 세굴에 대한 하천관리 시설의 안정성을 확보하기 위한 질적 안전도의 최대화에 있다. 이를 위해 하도의 변화를 전제로 이동상 현상을 고려하고 저수로의 특성을 파악하여 하도계획에 반영하는 것이 필요하다. 이러한 하도계획과 관리를 위한 주요한 도구로서 하도특성조사가 제시되고 있다. 우리나라에서는 수변 생태환경의 기능회복으로의 하천환경에 관심을 기울이기 시작한 단계에 머물러 있다. 국내에서도 일본 등 선진 외국과 같이 홍수시 재해를 크게 경감하고, 자연환경을 실질적이고 체계적으로 배려하면서 경제적 하도계획 및 관리에 역점을 두어야 할 시점에 이르렀다. 이를 위해서는 우선적으로 하천이 갖고 있는 고유 특성인 하도특성에 대한 조사가 선행되어야 한다. 본 연구에서는 대상하천을 선정하고 측량, 하상재료 채취 및 분석, 유사량 채취 등의 기초조사를 수행하였으며, 이에 따른 하도특성량을 분석하였다. 대상하천은 금강유역의 지천 하류부의 약 2km 구간을 선정하였으며, 2003년${\sim}$2004년에 3회에 걸쳐 측량을 실시하고, 구간내 구룡수위표에서 유량 몇 유사량을 측정하였다. 또한 대상구간내 14개 지점에서 하상토를 채취하여 입도분석을 실시하였으며, 구룡수위표 자료를 이용하여 수문자료를 구축하였다. 수집된 기초자료를 이용하여 대상구간의 강턱유량, 특정재현기간유량, 유효유량을 산정하여 지배유량을 결정하였다. 산정된 지배유량을 이용하여 하상경사, 대표입경, 저수로내 평균수심, 에너지 경사, 마찰속도, 무차원소류력, 하폭-수심비, 수심-입경비 등의 하도특성량을 산출하여 하천환경정비를 위한 기초자료로서 활용 될 수 있도록 하였다.구에 맞는 작물 생산 및 농촌관광단지 조성을 통해 부가가치증대 및 소득증대를 꾀함으로 농촌문제 해결에 도움이 될 것으로 기대된다. 본 연구를 통해 GIS 와 RS의 기술이 농촌분야에 더 효율적으로 적용될 것으로 기대되며, 농업기술센터를 통한 정보제공을 함으로써 대농민 서비스 및 농업기관의 위상이 제고 될 것으로 기대된다.여 전자파의 공간적인 가시화를 수행할 수 있었다. 본 전자파 시뮬레이션 기법이 실무에 이용될 경우, 일반인이 전자파의 분포에 대한 전문지식을 습득할 필요 없이, 검색하고자 하는 지역과 송전선, 전철 등 각종 전자파의 발생 공간 객체를 선택하여 실생활과 관련된 전자파 정보에 예측할 수 있어, 대민 환경정보 서비스 질의 개선측면에서 획기적인 계기를 마련할 것으로 사료된다.acid$(C_{18:3})$가 대부분을 차지하였다. 야생 돌복숭아 과육 중의 지방산 조성은 포화지방산이 16.74%, 단불포화지방산 17.51% 및 다불포화지방산이 65.73%의 함유 비율을 보였는데, 이 중 다불포화지방산인 n-6계 linoleic acid$(C_{18:2})$와 n-3계 linolenic acid$(C_{18:3})$가 지질 구성 총 지방산의 대부분을 차지하는 함유 비율을 나타내었다.했다. 하강하는 약 4일간의 기상변화가 자발성 기흉 발생에 영향을 미친다고 추론할 수 있었다. 향후 본 연구에서 추론된 기상변화와 기흉 발생과의 인과관계를 확인하고 좀 더 구체화하기 위한 연구가 필요할 것이다.게 이루어질 수 있을 것으로 기대된다.는 초과수익률이 상승하지만, 이후로는 감소하므로, 반전거래전략을 활용하는 경우 주식투자기간은 24개월이하의 중단기가 적합함을 발견하였다. 이상의 행

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.11 s.353
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• pp.58-68
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• 2006

This work proposes a 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D Converter (ADC) for high-performance integrated systems such as next-generation DTV and WLAN simultaneously requiring low voltage, low power, and small area at high speed. The proposed 3-stage pipeline ADC minimizes chip area and power dissipation at the target resolution and sampling rate. The input SHA maintains 10b resolution with either gate-bootstrapped sampling switches or nominal CMOS sampling switches. The SHA and two MDACs based on a conventional 2-stage amplifier employ optimized trans-conductance ratios of two amplifier stages to achieve the required DC gain, bandwidth, and phase margin. The proposed signal insensitive 3-D fully symmetric capacitor layout reduces the device mismatch of two MDACs. The low-noise on-chip current and voltage references can choose optional off-chip voltage references. The prototype ADC is implemented in a 0.13um 1P8M CMOS process. The measured DNL and INL are within 0.24LSB and 0.35LSB while the ADC shows a maximum SNDR of 54dB and 48dB and a maximum SFDR of 67dB and 61dB at 200MS/s and 250MS/s, respectively. The ADC with an active die area of $1.8mm^2$ consumes 85mW at 250MS/s at a 1.2V supply.

• Journal of Astronomy and Space Sciences
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• v.26 no.3
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• pp.305-316
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• 2009

In this study, we suggest an empirical forecast of CIR (Corotating Interaction Regions) and geomagnetic storm based on the information of coronal holes (CH). For this we used CH data obtained from He I $10830{\AA}$ maps at National Solar Observatory-Kitt Peak from January 1996 to November 2003 and the CIR and storm data that Choi et al. (2009) identified. Considering the relationship among coronal holes, CIRs, and geomagnetic storms (Choi et al. 2009), we propose the criteria for geoeffective coronal holes; the center of CH is located between $N40^{\circ}$ and $S40^{\circ}$ and between $E40^{\circ}$ and $W20^{\circ}$, and its area in percentage of solar hemispheric area is larger than the following areas: (1) case 1: 0.36%, (2) case 2: 0.66%, (3) case 3: 0.36% for 1996-2000, and 0.66% for 2001-2003. Then we present contingency tables between prediction and observation for three cases and their dependence on solar cycle phase. From the contingency tables, we determined several statistical parameters for forecast evaluation such as PODy (the probability of detection yes), FAR (the false alarm ratio), Bias (the ratio of "yes" predictions to "yes" observations) and CSI (critical success index). Considering the importance of PODy and CSI, we found that the best criterion is case 3; CH-CIR: PODy=0.77, FAR=0.66, Bias=2.28, CSI=0.30. CH-storm: PODy=0.81, FAR=0.84, Bias=5.00, CSI=0.16. It is also found that the parameters after the solar maximum are much better than those before the solar maximum. Our results show that the forecasting of CIR based on coronal hole information is meaningful but the forecast of goemagnetic storm is challenging.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.11 s.353
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• pp.48-57
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• 2006

This work describes a 12b 200KHz 0.52mA $0.47mm^2$ algorithmic ADC for sensor applications such as motor controls, 3-phase power controls, and CMOS image sensors simultaneously requiring ultra-low power and small size. The proposed ADC is based on the conventional algorithmic architecture with recycling techniques to optimize sampling rate, resolution, chip area, and power consumption. The input SHA with eight input channels for high integration employs a folded-cascode architecture to achieve a required DC gain and a sufficient phase margin. A signal insensitive 3-D fully symmetrical layout with critical signal lines shielded reduces the capacitor and device mismatch of the MDAC. The improved switched bias power-reduction techniques reduce the power consumption of analog amplifiers. Current and voltage references are integrated on the chip with optional off-chip voltage references for low glitch noise. The employed down-sampling clock signal selects the sampling rate of 200KS/s or 10KS/s with a reduced power depending on applications. The prototype ADC in a 0.18um n-well 1P6M CMOS technology demonstrates the measured DNL and INL within 0.76LSB and 2.47LSB. The ADC shows a maximum SNDR and SFDR of 55dB and 70dB at all sampling frequencies up to 200KS/s, respectively. The active die area is $0.47mm^2$ and the chip consumes 0.94mW at 200KS/s and 0.63mW at 10KS/s at a 1.8V supply.