• 한국전자통신학회논문지
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• 제14권2호
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• pp.309-316
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• 2019

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.

• 한국전자파학회논문지
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• 제19권9호
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• pp.1028-1036
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• 2008

OFDM(Orthogonal Frequency Division Multiplexing) 시스템에서 직교 불균형 문제는 송수신기의 front-end에서 발생하며, 성상도에 영향을 주게 되어 BER(Bit Error Rate)을 증가시킨다. 또한, 위상 잡음은 송수신시 국부 발진기에서 발생되는 잡음으로 각 부반송파의 직교성을 깨뜨림으로써 시스템 성능을 크게 저하시킨다. 기존 방식인 PNS(Phase Noise Suppression) 알고리즘은 이러한 위상 잡음을 효과적으로 제거하는 방법이지만 직교 불균형 이동시에 적용되면 오히려 성능이 감소된다. 본 논문에서는 OFDM 시스템의 수신기에서 하향 변환 시 발생하는 직교 불균형과 위상 잡음의 영향을 분석하고, 수신기 FFT(Fast Fourier Transform) 후단에서 파일럿 심볼을 사용하여 CPE를 먼저 제거하고 직교 불균형과 위상 잡음의 성분을 검출하여 등화기의 판정 기준으로 사용하여 보상하는 방법을 제시하였다. 또, 다른 기존 방식들은 FFT 후단에서 추정하고 피드백 시키거나 프리엠블과 같은 시퀀스를 사용하는 방식이지만, 본 논문에서는 FFT 후단에서 MMSE 등화기만을 사용하여 제거하므로 기존의 방법보다 복잡도가 줄어든다. 기존의 위상 잡음 제거 방식에 ICI(Inter Carrier Interference) 제거 기능을 추가하고 직교 불균형 성분을 추출하여 MMSE(Minimum Mean Square Error) 과정 중에 적응 forgetting factor를 적용하면 성능 개선과 직교 불균형 성분의 영향이 줄어들며 성능이 개선됨을 보인다.

• 한국우주과학회:학술대회논문집(한국우주과학회보)
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• 한국우주과학회 2003년도 한국우주과학회보 제12권2호
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• pp.30-30
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• 2003

GPS와 VLBI와 같은 우주측지 기술을 이용한 정밀 측위는 수 mn 정밀도의 관측소 좌표결정과 1 mm/year 정도의 고정밀 속도결정에 이용된다. 이를 위해서는 여러 가지 오차 요인들과 다양한 물리적 현상에 대한 모델링이 이루어져야 한다. 그 중의 하나가 해수 하중(ocean loading)에 의한 수직방향의 지각변위이다. 특히 한반도의 서해안은 복잡한 리아스식 해안으로 이루어져 있고, 조수간만의 차이가 크기 때문에 현존하는 모델의 정확도가 떨어진다. KVN(Korean VLBI Network)사업에서 추진하는 3기의 VLBI 중 2기가 서울과 제주도에 설치될 계획이므로, 해수하중에 의한 지각변위에 관한 연구가 선행되어야 한다. 또한 국내 GPS상시관측소의 많은 수가 서해안 지역에 설치되어 있다. 본 연구에서는 서해안 지역의 해수하중에 의한 수직방향의 지각변위를 GPS로 관측하고 이를 서해안 해수조류 모델의 정밀도를 향상시키는데 필요한 기초연구를 수행하였다. 서해안의 4개 GPS 관측소 위치에서의 해수하중에 의한 지각변위를 계산해본 결과 인천 지역에는 3 cm에 육박하는 지각변위가 수직으로 발생함을 알 수 있었다. 같은 크기와 위상의 지각변위 진폭을 GPS로 검출하기 위한 여러 가지 오차 보정과 GIPSY를 이용한 고정밀 키네마틱 GPS 자료처리에 대하여 상세히 소개한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 A
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• pp.40-42
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• 2000

동일한 변압기에서 인출된 서로 다른 선로 중 한 곳에서 지락이나 단락등의 사고가 발생하면, 고장선로 뿐 아니라 주변선로에도 사고가 제거되기 전까지 전압강하 현상이 발생하게 된다. 근래에 들어서 이러한 현상에 의한 피해사례가 많이 보고되고 있으며, 전력공급자나 수용가에서도 이 문제에 대해 높은 관심을 보이고 있다. 본 논문에서는 이러한 문제에 대한 대책으로 직렬변압기를 통하여 전압을 주입함으로서 부하에 항상 안정적인 전압을 공급할 수 있는 순간전압 보상장치에 대하여 연구하였다. 본 논문에서는 입력 전압의 peak값을 검출하여 직렬 주입될 전압의 크기와 위상을 구하는 방식을 사용하였고, 20kW급 prototype을 제작하여 실험을 수행하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2017년도 전력전자학술대회
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• pp.469-470
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• 2017

디지털 계측기는 전압 또는 전류 한주기에 대하여 여러 번 샘플링 하여 실효치를 구하고 위상은 전압영점에서 카운터를 시작하여 전류 영점에서 그 카운터의 값에 의해 전력을 구하는 것이 일반적이다. 그러나 계측대상 주파수가 샘플링 주파수와 유사한 경우 사실상 전력 계측이 불가능하게 되는 취약점을 안고 있다. 따라서 본 논문에서는 계측대상 주파수가 샘플링 주파수와 유사한 경우 샘플링 시프트 기능을 사용하여 계측하는 정규화 기법과 이를 이용하여 DFT를 사용하여 각 차수의 고조파 성분을 분석할 수 있는 알고리즘을 제안한다. 또한 제안된 방식을 Psim을 이용한 시뮬레이션을 통하여 그 타당성을 검증하였다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.36-42
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• 2008

본 논문은 광통신-시리얼 링크를 위한 40Gb/s 클록 및 데이터 복원 회로의 설계를 제안한다. 설계된 본 회로는 다중 위상을 생성하는 LC 탱크 PLL을 이용하여 8개의 샘플링 클록을 생성하고 $2{\times}$ 오버샘플링 구조의 뱅-뱅 위상 검출기를 이용하여 데이터와 클록의 위상을 조정한다. 40Gb/s의 입력 데이터가 샘플링을 거쳐서 1:4 디멀티플렉싱되어 4채널에 10Gb/s 출력으로 복원되는 구조로서 디지털과 아날로그의 전원을 분리하여 설계가 진행되었다. 인덕터를 사용하여 칩면적은 $2.8{\times}2.4mm^2$을 차지하고 전력소모는 약 200mW이다. 0.18um CMOS공정으로 칩 제작후 측정결과 채널당 악 9.5Gb/s 출력이 측정되었다(직렬입력 약 38Gb/s 해당).

• 융합신호처리학회논문지
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• 제15권4호
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• pp.169-175
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• 2014

NG-SDH 시스템은 광케이블 통하여 연결된 네트워크이다. 네트워크 동기제어기는 광전송시스템에서 데이터 동기에서 필수적이다. 본 논문에서 SOPC(system on a programmable chip) 설계 기술을 활용하여 네트워크 동기제어기를 설계한다. 설계를 위해 Altera사의 FPGA를 활용하고, FPGA안에는 32Bit CPU, DPRAM(dual port ram), 디지털 입출력포트, 송신 및 수신 프레이머, 위상차 검출기 등이 포함되어있다. 설계된 네트워크 동기제어기는 ITU-T G. 813에서 권고하는 동기기준(일시적인 응답에서의 MTIE, 원더 특성시 MTIE 및 TDEV, Holdover시 MTIE)을 만족함을 확인할 수 있다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.19-24
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• 2007

최근 대용량 데이터 전송이 이루어지면서 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 입력데이터와 클럭을 함께 수신 단으로 전송하는 병렬버스 기법보다는 시리얼 링크 기법이 메모리 인터페이스에 많이 사용되고 있다. 시리얼 링크 기법은 병렬버스 기법과는 달리 클럭을 제외한 데이터 정보만을 수신단으로 보내는 방식이다. 클럭 및 데이터 복원 회로(clock and data recovery 혹은 CDR)는 시리얼 링크의 핵심 블록으로, 본 논문에서는 그래픽 DRAM 인터페이스용의 5.4Gb/s half-rate bang-bang 클럭 및 데이터 복원회로를 설계하였다. 이 회로는 half-rate bang-bang 위상검출기, current-mirror 전하펌프, 이차 루프필터, 및 4단의 차동 링타입 VCO로 구성되었다. 위상 검출기의 내부에서 반 주기로 DeMUX된 데이터를 복원할 수 있게 하였고, 전체 회로의 용이한 검증을 위해 MUX를 연결하여, 수신된 데이터가 제대로 복원이 되는지를 확인하였다. 설계한 회로는 66㎚ CMOS 공정파라미터를 기반으로 설계 및 layout하였고, post-layout 시뮬레이션을 위해 5.4Gb/s의 $2^{13}-1$ PRBS 입력데이터를 사용하였다. 실제 PCB 환경의 유사 기생성분을 포함하여 시뮬레이션 한 결과, 10psRMS 클럭 지터 및 $40ps_{p-p}$ 복원된 데이터 지터 특성을 가지고, 1.8V 단일 전원전압으로부터 약 80mW 전력소모를 보인다.

• 한국전자파학회논문지
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• 제25권6호
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• pp.671-678
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• 2014

본 논문에서는 전압 제어 발진기의 비선형 영향에 의한 문제점을 개선한 FMCW 신호 생성 구조를 제안한다. 단순히 전압 제어 발진기(voltage controlled oscillator)의 튜닝 전압(tunning voltage)을 스위프(sweep)하여 FMCW(Frequency Modulated Continuous Wave) 신호를 생성하는 방식의 경우에는 전압 제어 발진기 자체의 비선형 영향으로 인해 센서에서 검출하고자 하는 비트 주파수(beat frequency)에 변동(drift)이 발생하게 되어 그로부터 추출된 정보의 정확도가 저하되거나, 잘못 해석될 수 있는 오류를 갖게 된다. 이러한 비선형 영향을 배제하기 위해 본 연구에서는 직접 주파수 합성기(direct digital synthesizer)와 위상 동기 루프(phase locked loop)를 포함한 하이브리드 방식의 신호 생성 방안을 적용하여 고선형성을 갖는 FMCW 신호를 생성하였고, 제작 후 시험을 통해 FMCW 센서에서 검출한 비트 주파수가 매우 정확함을 검증하였다.

• 한국통신학회논문지
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• 제25권1B호
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• pp.183-192
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• 2000

본 논문에서는 전류펌핑 알고리즘을 이용한 클락 동기용 3.3V 단일 공급 전압하에서 3-250MHz 입력 록킹 범위를 갖는 2중 루프 구조의 CMOS PLL 회로를 설계하였다. 본 논문은 전압 제어 발진기 회로의 전압대 주파수의 선형성을 향상시키기 위한 전류펌핑 알고리즘을 이용한 PLL 구조를 제안한다. 설계된 전압 제어 발진기 회로는 75.8MHz-1GHz 의 넓은 주파수 범위에서 높은 성형성을 가지고 동작한다. 또한, 록킹 되었을 때 루프 필터 회로를 포함한 저하 펌프 회로의 전압 변동 현상을 막는 위상 주파수 검출기 회로를 설계하였다. 0.6$\mu\textrm{m}$ N-well single-poly triple metal CMOS 공정을 사용하여 모이 실험 한 결과, 125MHz의 입력 주파수를 갖고 1GHz의 동작 주파수에서 3.5$\mu\textrm{s}$의 록킹 시간과 92mW의 전력 소모를 나타내었다. 측정 결과 V-I 컨버터 회로를 포함한 VCO 회로의 위상 잡음은 100kHz의 옵셋 주파수에서 -100.3dBc/Hz를 나타내었다.