3차원 TSV 접합 시접합 두께 및 전, 후 추가 공정 처리가 Cu-Cu 열 압착 접합에 미치는 영향을 알아보기 위해 0.25, 0.5, 1.5, 3.0 um 두께로 Cu 박막을 제작한 후 접합 전 $300^{\circ}C$에서 15분간 $Ar+H_2$, 분위기에서 열처리 후 $300^{\circ}C$에서 30분 접합 후 후속 열처리 효과를 실시하여 계면접착에너지를 4점굽힘 시험법을 통해 평가하였다. FIB 이미지 확인 결과 Cu 두께에 상관없이 열 압착 접합이 잘 이루어져 있었다. 계면접착에너지 역시 두께에 상관없이 $4.34{\pm}0.17J/m^2$ 값을 얻었으며, 파괴된 계면을 분석 한 결과 $Ta/SiO_2$의 약한 계면에서 파괴가 일어났음을 확인하였다.
스컬(skull)용융법에 의해 성장시킨 코발트($Co^{2+}$)가 도핑(doping)된 $25{\sim}50wt%$의 서로 다른 $Y_2O_3$ 함량을 가진 이트리아 안정화 큐빅지르코니아(YSZ) 단결정을 $N_2$ 분위기 $1000^{\circ}C$에서 5시간 동안 열처리하였다. 적갈색의 단결정들은 각각 보라색 또는 청색으로 변화되었으며, Co가 첨가(doping) 된 처리 전 후의 YSZ들은 직경 6.5, 두께 2 mm의 웨이퍼 또는 직경 10 mm의 라운드브릴리언트 컷(round brilliant cut)으로 연하 하였으며, 광학적 또는 구조적 특성은 UV-VIS 분광광도계와 XRD(X-ray diffraction)로 측정하였으며, $Co^{2+}\;(^4A_2(^4F)\to{^4P})$ 및 $Co^{3+}$에 의한 흡수, 에너지 간격(energy gap) 및 격자 매개 변수(lattice parameter)변화가 분석되었다.
UV-나노임프린팅 (Ultraviolet-Nanoimprinting Lithography:UV-NIL) 공정 기술은 수십 나노에서 수 나노미터 크기의 구조물을 적은 비용으로 대량생산 할 수 있다는 장점을 가지고 있는 기술로 최근 전세계적으로 연구가 활발히 진행되고 있다. 본 연구에서는 반도체 공정 중 마스크 제작 공정을 이용하여 나노패턴을 가진 5${\times}$5${\times}$0.09 인치 크기의 수정스탬프(quartz stamp)를 제작하였고, 임프린팅 (imprinting)시에 레지스트(resist)와 스탬프(stamp) 사이에서 발생하는 점착현상(adhesion)을 방지하고자 그 표면에 Fluoroalkanesilane(FAS) 표면처리를 하였다. 웨이퍼의 평탄도를 개선하고 친수(hydrophilic) 상태의 표면을 만들기 위해 그 표면에 평탄화층을 스핀코팅하였고, 1 nl의 분해능을 가진 디스펜서(dispenser)를 이용하여 레지스트 액적을 도포하였다. 스템프 상의 패턴과 레지스트에 임프린트된 패턴은 SEM, AFM 등을 이용하여 측정하였으며, EVG620-NIL 장비를 이용한 임프린팅 실험에서 370 nm - 1 um 크기의 다양한 패턴을 가진 스탬프의 패턴들이 정확하게 레지스트에 전사됨을 확인하였다.
In wafer level molding progress, the thermal releasing failure phenomenon is shown up as the important problem. This phenomenon can cause the problem including the warpage, crack of the molded wafer. The thermal releasing failure is due to the insufficiency of adhesion strength degradation of the molding tape. To solve this problem, we studied experimental method increasing the release property of the molding tape through the plasma surface treatment on the wafer substrate. In this research, the vacuum plasma treatment system is used for release property improvement of the molding tape and controls the operating condition of the hydrophilic($O_2$, 100kW, 10min) and hydrophobic($C_2F_6$, 200kW, 10min). In order to perform the peeling test for measuring the releasing force precisely, we remodel the micro scale material property evaluation system developed by Korea institute of industrial technology. In case of hydrophilic surface treatment on the wafer substrate, we can figure out the releasing property of molding tape increase. In order to grasp the effect that it reaches to the release property increase when repeating the hydrophilic treatment, we make an experiment with twice treatment and get the result to increase about 12%. We find out the hydrophilic surface treatment method using plasma can improve releasing property of molding tape in the wafer level molding process.
높은 소수반송자 수명(life-time)을 가지는 고품위 실리콘 기판은 고효율 실리콘 이종접합 태양전지 제작을 위한 중요 요소 기술 중 하나이다. 본 연구에서는 n-type c-Si 기판을 이용한 고효율 실리콘 이종접합 태양전지제작을 위해 hot water oxidation(HWO) 공정을 이용하여 고품위 실리콘 기판을 제작하였다. 실리콘 기판의 특성 분석은 Qusi-steady state photoconductance (QSSPC)를 이용하여 소수반송자 수명을 측정하였으며, 기판의 면저항 및 wetting angle을 측정하여 공정에 따른 특성변화를 분석하였다. Saw damage etching 된 기판을 웨이퍼 표면으로부터 particle, 금속 불순물, 유기물 등의 오염을 제거하기 위해 $60{\sim}85^{\circ}C$로 가열된 Ammonia수, 과산화수소수($NH_4OH/H_2O_2/H_2O$), 염산 과산화수소수($HCL/H_2O_2/H_2O$) 및 실온 희석불산(DHF) 중에 기판을 각각 10분 정도씩 침적하여, 각각의 약액 처리 후에 매회 10분 정도씩 순수(DI water)에서 rinse하여 RCA 세정을 진행한 후 HWO 공정을 통해 기판 표면에 얇은 산화막 을 형성시켜 패시베이션 해주었다. HF를 이용하여 자연산화막을 제거시 HWO 공정을 거친 기판은 매끄러운 표면과 패시베이션 영향으로 기판의 소수 반송자 수명이 증가하며, 태양전지 제작시 접촉저항을 감소시켜 효율을 증가 시킬수 있다. HWO 공정은 반응조 안의 DI water 온도와 반응 시간에 따라 life-time을 측정하여 진행하였으며, 이후 PE-CVD법으로 증착된 a-Si:H layer 및 투명전도 산화막, 금속전극을 증착하여 실리콘 이종접합 태양전지를 제작하였다.
반도체 소자의 미세화와 더불어 세정공정의 중요성이 차지하는 비중이 점점 커지고, 이에 따라 세정 기술 개발에 대한 요구가 증대되고 있다. 기존 세정 기술은 화학약품 위주의 습식 세정 방식으로 표면 손상, 화학 반응, 부산물, 세정 효율 등 여러 가지 어려움이 있다. 따라서 건식세정 방식이 활발하게 도입되고 있으며 대표적인 것이 에어로졸 세정이다. 에어로졸 세정은 기체상의 작동기체를 이용하여 에어로졸을 형성하고 표면 오염물질과 직접 물리적 충돌을 함으로써 세정한다. 하지만 이 또한 생성되는 에어로졸 내 발생 입자로 인해 패턴 손상이 발생하며 이러한 문제점을 극복하기 위하여 본 연구에서는 가스클러스터 장치를 이용한 세정 특성 평가에 관한 연구를 수행하였다. 가스 클러스터란 작동기체의 분자가 수십에서 수백 개 뭉쳐 있는 형태를 뜻하며 이렇게 형성된 클러스터는 수 nm 크기를 형성하게 된다. 그리고 짧은 시간의 응축에 의해 수십 nm 크기까지 성장하게 된다. 에어로졸 세정과 다르게 클러스터가 성장할 환경과 시간을 형성하지 않음으로써 작은 클러스터를 형성하게 되며 이로 인해 패턴 손상을 최소화 하고 상대적으로 높은 효율로 오염입자를 제거하게 된다. 클러스터 세정 장비를 이용한 표면 처리는 충돌에 의한 제거에 기반한다. 따라서 생성 및 가속되는 클러스터로부터 대상으로 전달되는 운동량의 정도가 세정 특성에 영향을 미치며 이는 생성되는 클러스터의 크기에 종속적이다. 생성 클러스터의 크기 분포는 분사 거리, 유량, 분사 각도, 노즐 냉각 온도 등의 변수에 관한 함수이다. 따라서 본 연구에서는 $CO_2$ 클러스터를 이용한 세정 특성을 평가하기 위하여 이러한 변수에 따라서 오염 입자의 종류, 크기에 따른 PRE (particle removal efficiency)를 평가하고 다양한 선폭의 패턴을 이용하여 손상 실험을 수행하였다. 제거 효율에 사용된 입자는 $CeO_2$와 $SiO_2$이며, 각각 30, 50, 100, 300 nm 크기를 정량적으로 오염시킨 쿠폰 웨이퍼를 제조하여 세정 효율을 평가하였다. 정량적 오염에는 SMPS (scanning mobility particle sizer)를 이용한 크기 분류와 정전기적 입자 부착 시스템이 사용되었다. 또한 패턴 붕괴 평가에는 35~180 nm 선폭을 가지는 Poly-Si 패턴을 이용하였다. 실험 결과 클러스터 형성 조건에 따라 상대적으로 낮은 패턴 붕괴에서 95% 이상의 높은 오염입자 제거효율을 전반적으로 보이는 것을 확인할 수 있었다. 따라서 이론적 계산에 기반하여 세정에 요구되는 클러스터 크기를 가정하고, 이를 통하여 세정에 적용할 경우 높은 기존 세정 방법의 단점을 보완하면서 높은 세정 효율을 가지는 대체 세정 방안으로 이용할 수 있음을 확인하였다.
시뮬레이션은 물류 또는 제조 시스템의 효율성을 평가하고 시스템의 결과를 예측하는 데 사용되었다. 새로운 시뮬레이션 모델은 시설 설계 프로세스 중에 새로운 대체 설비 및 배치를 평가하는 데 필요로 한다. 시뮬레이션 모델을 수정하여 매개변수와 같은 사소한 변경을 처리하기는 쉽지만 시뮬레이션 모델러가 많은 시뮬레이션 서브 모델의 변경을 포함하여 레이아웃을 변경하는 데는 많은 시간과 노력이 필요로 한다. 따라서 본 연구에서는 AutoCAD layout의 정보를 시뮬레이션 모델에 자동으로 변환하는 방법을 제안한다. 또한 표준 문서를 Excel 양식으로 정의하고 기본 레이아웃, 프로세스, 시설 및 작업자에 대한 정보를 시뮬레이션 모델에 자동으로 변환하는 방법도 제안한다. Tecnomatix Plant Simulation 9.0이라는 시뮬레이션 전용 Tool이 사용되었다. 본 논문에서 제시한 접근한 방법은 반도체 웨이퍼 공장을 대상으로 사례 연구되었다.
실리콘 단결정에서 존재하는 산화저층결합(OISF)은 실리콘 웨이퍼의 전기적 성질에 많은 영향을 미치게 되는데 이 산화적층결함의 핵(nuclei)은 결정성장 과정에서 형성되며, 그 주요 원인으로는 초기 산소 농도, dopant의 종류 및 농도, 냉각속도 등이 있다. 본 연구에서는 냉각 속도에 따른 실리콘 단결정 내의 산화적층결함에 관하여 조사하였다. 수평관상로를 이용하여 실리콘 단결정괴를 Ar 분위기에서 $1400^{\circ}C$까지 승온후 각기 다른 냉각속도로 냉각하였다. 이후 $1150^{\circ}C$에서 산화처리를 한 후 실리콘 단결정 내의 산화적층결함의 농도를 조사하였으며, FTIR을 이용하여 산화석출물이 산화적층결함의 형성에 미치는 영향을 조사하였다. 그 결과 실리콘 단결정 내에서 산화적층결함이 가장 많이 형성되는 중간 단계의 냉각속도 범위가 있음을 확인하였으며 실리콘 단결정 내의 산소가 석출물의 형태로 존재할 때 산화적층결함이 많이 형성됨을 알 수 있었다.
한국광학회 1991년도 제6회 파동 및 레이저 학술발표회 Prodeedings of 6th Conference on Waves and Lasers
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pp.22-22
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1991
광의 병렬처리 능력을 잘 활용한 1$\times$4 매트릭스 스위치의 구조와 전극구조를 설계하고 스위치 특성을 조사하기 위하여 beam propagation method(BPM)를 이용하여 수치계산을 하였다. 기존의 매트릭스 스위치는 대부분의 경우 방향성 결합기를 스위치 element로 이용하여 왔으나 이 결합기는 소자의 길이가 길기 때문에 단일 LinBO3 웨이퍼상에 집적할 수 있는 매트릭스 스위치의 크기가 제한되는 단점이 있다. 본 연구에서는 두 도파로 사이에 세 번째 도파로를 삽입하여 두 도파로를 결합시키는 세 도파로 결합기를 스위치 element로 사용하여 세 개의 스위치 element를 LiNbO3기판위에 직렬로 집적시킨 1$\times$4 매트릭스 스위치를 구성하였다. 스위치 element와 1$\times$4 매트릭스 스위치를 구성하였다. 스위치 element와 1$\times$4 매트릭스 스위치의 특성을 BPM을 사용하여 수치계산할 때 단일 모드 도파로의 유효 굴절을 분포는 n(X) = nm + $\Delta$ncosh-2(2x/w)의 형태로 가정했으며, 사용된 파라미터의 값은 각각 nm=2.1455, $\Delta$n=0.003, W=5$mu extrm{m}$, d=5$\mu\textrm{m}$, λ=1.3$\mu\textrm{m}$ 이고 S-파라메터의 값은 0.95927이므로 단일 모드 도파로가 된다. 계산결과 스위치 element의 결합길이는 3810$\mu\textrm{m}$이며 도파로의 길이가 결합길이와 같을 때 전극에 인가된 전압에 의한 도파로의 굴절을 섭등의 함수로 출력광의 세기를 계산한 결과 스위칭 전압은 14.85volt이고 crosstalk는 -18.9dB였다. 이 스위치 element로 구성된 1$\times$4 매트릭스 스위치는 스위칭 전압을 세 개의 전극에 적절한 조합으로 인가함으로써 한 입력 도파로에 결합된 광이 내개의 출력 도파로중 한 도파로에 스위칭 된다. 한편 수치계산의 결과를 실험적으로 확인하기 위해 스위치 element와 1$\times$4 매트릭스 스위치를 z-cut의 LinbO3 결정에 Ti을 열확산시켜 제작한 소자의 스위칭 특성을 발표할 예정이다.
반도체 공정에서 일반적으로 오염입자를 측정하는 방법은 테스트 웨이퍼를 ex-situ 방식인 surface scanner를 이용하여 분석하는 particle per wafer pass (PWP) 방식이 주를 이루고 있다. 이러한 오염입자는 반도체 수율에 결정적인 역할을 하는 것으로 알려져 있으며 반도체 선폭이 작아지면서 제어해야하는 오염입자의 크기도 작아지고 있다. 하지만, 현재 사용하는 PWP 방식은 실시간 분석이 불가능하기 때문에 즉각적인 대처가 불가능 하고 이는 수율향상에 도움이 되지 못하는 후처리 방식이다. 따라서 저압에서 오염입자를 실시간으로 측정할 수 있는 장비에 대한 요구가 늘어나고 있는 실정이다. 저압에서 나노입자를 측정할 수 있는 장비로 PBMS가 있다. PBMS는 electron gun을 이용하여 입자를 하전시킨 후 편향판을 이용하여 크기를 분류하고 Faraday cup으로 측정된 전류를 환산하여 입자의 농도를 측정하는 장비이다. 편향판에 의하여 Faraday cup으로 이동되는 입자들은 농도 차에 의한 확산현상이 발생한다. 본 연구에서는 Faraday cup 이동 시 발생하는 확산현상을 여러 크기의 Faraday cup과 polystyrene latex (PSL) 표준입자를 이용하여 분석하였다. Faraday cup을 고정 식이 아닌 이동 식으로 설계를 하여 축의 원점을 기준으로 이동시켜 가면서 입자 전류량을 측정하였으며, 이를 기준 (reference) Faraday cup의 측정량과 비교하여 효율을 계산하였다. PSL 표준 입자 100, 200 nm 크기에 대하여 cup의 크기를 바꿔 가면서 각각 평가 하였다. 그 결과 입자의 크기가 작을 수록 더 넓은 구간으로 확산되었고 크기가 작은 Faraday cup의 경우에 정밀한 결과를 얻을 수 있었다. 본 연구를 통하여 편향판을 지나면서 발생하는 입자의 확산현상에 대한 정량적 평가를 수행할 수 있었으며, 추후 PBMS 설계 시 Faraday cup 크기를 결정하고 Faraday cup array 기술을 적용하는데 유용하게 활용 될 수 있을 것으로 기대 된다.
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[게시일 2004년 10월 1일]
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