• 대한전자공학회논문지SP
• /
• 제42권5호
• /
• pp.137-144
• /
• 2005

본 논문에서는 JPEG2000 기반의 영상에서 웨이블릿 영역의 웨이블릿 계수들의 비를 통해 에지 히스토그램을 추출하는 기법을 제시하였다. 기존의 MPEG-7 에지 히스토그램 기술자는 영상의 에지 정보를 공간 영역에서 추출하기 때문에 복호화 과정이 필요하게 되어 많은 연산량이 요구되고 이는 영상 검색 시간을 지연시키는 원인이 된다. 이를 보완하기 위해 JPEG2000 영상의 에지 히스토그램 정보를 공간 영역이 아닌 웨이블릿 영역에서 직접 추출하고자 하였다. 본 논문에서 사용된 웨이블릿 변환은 JPEG2000 표준에서 정한 압축 기법으로 Le Gall 5/3 필터 계수를 사용 하였다. 에지 추출을 위해 웨이블릿 계수들 중에서 2단계 웨이블릿 변환을 통해 얻어진 LH2, HL2 부 밴드의 홀수 번째 계수들의 비와 LHI과 HLI의 계수들을 사용하였다. 실험을 통해 8개의 질의 영상에 대한 NMRR 값을 비교한 결과, 제안 알고리즘에 의한 에지 히스토그램 추출이 기존 에지 히스토그램 기술자와 비교하여 성능이 떨어지지 않았고, 연산량에 있어서도 많은 감소 효과를 얻을 수 있었다.

• 전자공학회논문지
• /
• 제53권6호
• /
• pp.130-136
• /
• 2016

HEVC (High Efficiency Video Coding) 비디오 국제표준 확장기술은 스크린 콘텐츠를 주요 부호화 대상 영상 중 하나로 고려하는 스크린 콘텐츠용 비디오 압축 기술을 포함하고 있다. 표준화가 완료된 HEVC 버전 1에 이미 포함되어 있는 변환생략 기술은 변환을 생략하고 양자화만을 수행하는 기술로 스크린 콘텐츠와 같이 고주파 에너지를 많이 포함하는 영상에서 큰 압축률 향상을 보인다. 하지만 변환생략이 가능한 모든 $4{\times}4$ 변환블록에 대하여 변환생략 모드까지 포함한 선택가능한 모드 중에서 최적의 모드를 결정하여야 하므로 부호화기의 복잡도가 증가한다. 본 논문에서는 스크린 콘텐츠 부호화에 특히 효과적인 IBC(Intra block copy) 기술과 변환생략 기술간의 통계적 상관성을 이용한 고속 변환생략 모드 결정과, $4{\times}4$ 변환블록 마다 변환생략 여부를 나타내는 transform_skip_flag를 CU단에서 하나의 대표 플래그로 묶어 표현하는 변환생략 통합 시그널링 방법을 제안한다. 모의 실험을 통하여 제안 방법을 적용한 경우, $4{\times}4$ 변환 블록 부호화 시간을 약 32%를 절감할 수 있는 것을 확인하였다.

• 방송공학회논문지
• /
• 제19권6호
• /
• pp.767-788
• /
• 2014

세계적으로 아날로그 방송에서 디지털 방송으로의 전환이 마무리되고 있는 가운데, 앞으로 다가올 UHDTV 등 실감의 대용량 방송 및 방송 통신 융합 환경에 대비하기 위한 새로운 차기 방송 표준에 관한 연구의 필요성이 날로 높아져 가고 있다. 특히, 저해상도 서비스에 머물러 있던 모바일 방송에서는 기존 HD급의 서비스 제공이 가능한 모바일 실감방송으로 진화하기 때문에 고정/이동 방송 서비스가 동시에 가능한 고효율 전송 원천 기술 개발이 이루어질 필요가 있다. 이에 최근 지상파 단일 채널을 통해 4K UHD (거치형) & HD (모바일) 방송 서비스를 동시에 제공하는 융합방송 시스템 개발에 대해서 연구가 진행되고 있다. 본 논문에서는 최신의 디지털 방송 전송 기법 및 영상 압축 기술에 대해서 소개하고, 지상파 단일 채널을 통해 4K & HD 융합방송 서비스를 제공하기 위한 서비스 모델 및 전송 요구 사항들에 대해서 분석한다. 이 후 최신의 방송 전송 기법 및 영상 압축 기술을 적용하였을 때, 6MHz & 8MHz 대역폭에서 지상파 4K UHD & HD 융합방송을 전송하기 위해 필요한 최적의 전송 파라메터를 도출하고 이를 이용해 AWGN 및 TU-6 채널에서의 융합방송 수신 성능을 검증하였다. 이를 통해 6MHz 대역폭에서의 원활한 HD 모바일 데이터의 수신이 140 Km/h 수신기 속도까지는 가능하나, 그 이상에서는 대역폭의 한계로 인해 원활한 수신이 이루어지지 않음을 확인하였다. 그리고 대역폭을 8 MHz로 확장할 경우, 매우 빠른 다중경로 페이딩 채널에서도 4K UHD 및 HD 계층 데이터의 수신이 원활히 이루어지는 것을 보였다.

• 방송공학회논문지
• /
• 제15권3호
• /
• pp.426-433
• /
• 2010

H.264/AVC 비디오 압축 표준은 압축 효율을 높이기 위해 다양한 크기의 블록을 사용하여 화면 사이의 움직임 예측을 수행한다. H.264/AVC는 가변적인 블록 크기의 움직임 보상을 통해 세밀한 영역의 움직임까지 예측할 수 있어 잔여 영상을 나타내는 정보량을 효과적으로 줄일 수 있다. 복호를 위해서는 각 블록의 움직임 벡터를 전송해야 하는데, 저비트율 환경에서는 움직임 벡터 정보가 전체 비트스트림의 약 40%를 차지한다. 움직임 벡터 정보량을 줄이기 위해 비디오 부호화 전문가 그룹(VCEG)에서는 다양한 움직임 벡터 예측(Motion Vector Competition) 방법을 제안하였다. 다양한 예측 움직임 벡터를 사용하여 실제 전송해야 할 움직임 벡터 차분값(Motion Vector Difference, MVD)의 크기를 줄이기 때문에 압축 효율을 높일 수 있다. 그러나 다양한 예측 움직임 벡터를 사용하기 때문에 선택된 예측 움직임 벡터의 인덱스 정보를 복호기로 전송해야 한다. 이 논문에서는 인덱스 정보를 효율적으로 전송하기 위해 Phased-in 코드를 기반으로 한 새로운 코드워드 표를 제안했다. 실험을 통해 제안한 방법을 이용하여 동일한 화질에서 평균 약 7.24%의 비트율을 절감할 수 있었고, 동일한 비트율에서는 평균 약 0.36dB의 화질을 향상시킬 수 있었다.

• 방송공학회논문지
• /
• 제10권4호통권29호
• /
• pp.528-539
• /
• 2005

H.264는 우수한 부호화 성능으로 말미암아 DMB 차세대 DVD 등 새로운 멀티미디어 서비스를 위한 비디오 코덱으로 채택되어 왔다. 그러나 이 표준의 표준 코덱인 Joint Model(JM)은 연산 자원이 한정된 임베디드 환경에서 사용되기에는 너무 복잡한 다수의 알고리즘을 포함하고 있다. 본 논문은 임베디드 환경에서 사용할 수 있도록 설계된 초저복잡도 H.264 부호화 알고리즘을 제시한다. 제안하는 알고리즘은 압축 성능의 급격한 악화를 가져오지 않는 범위 내에서 몇 가지 부호화 도구의 사용을 제한하고, 또 움직임 추정과 모드 결정 과정에 몇 가지의 조기 종료 조건과 우회 조건을 추가하는 방법으로 구현하였다. 제안하는 알고리즘을 사용하여 7.5fps QCIF 영상을 64kbps로 부호화하는 경우, 표준 JM에 비해서 평균적으로 0.4 dB 정도의 미약한 PSNR 열화를 나타냄에도 불구하고, 단지 $15\%$의 계산량만을 필요로 할 뿐만 아니라, 필요한 메모리의 양과 전력 사용률을 획기적으로 낮추는 것이 가능하다. 제안하는 알고리즘의 H.264 부호기를 Intel PXA255 Processor를 사용하는 PDA에 이식하는 실험을 통하여 PDA에서 H.264 기반의 MMS(Multimedia Messaging Service)의 실현 가능성을 검증하였다.

• 한국정보통신학회논문지
• /
• 제10권7호
• /
• pp.1172-1179
• /
• 2006

최근 ISO/IEC 와 ITU-T 가 공동으로 표준화한 동영상 압축기술 H.264/AVC 는 다방면에서 응용분야를 확대시키고 있다. 이 표준은 기존의 MPEG 에 비해 여러 가지의 발전된 요소기술들을 포함하고 있는데, 그 중 하나가 인트라 프레임의 공간예측이다. 그러나 이 기술은 많은 연산량이 필요하다는 단점을 갖고 있다. 본 논문에서는 이 단점을 보완하기 위해 화질의 열화를 0.02dB 정도로 최소화하면서 60% 정도의 연산량을 줄이는 방법을 제안하였다. 이 방법은 좌측과 상측의 이미 처리된 블록들의 예측방향을 참조하여 특별한 선 조치 없이 곧바로 예측을 위한 연산방법을 결정하는 방법이다. 기존 방법에 비해 이 방법은 비슷한 연산량 감소에도 불구하고 화질의 열화는 매우 적어 향후 많은 사용이 기대된다. 특히 전력이 제한되는 DMB 폰과 같은 무선통신 단말기에서 제안한 방법은 매우 유용하게 사용될 수 있을 것으로 사료된다.

• 대한전자공학회논문지SP
• /
• 제44권3호
• /
• pp.23-32
• /
• 2007

H.264 영상 부호화 표준은 인트라 예측에서 압축 효율을 향상시키기 위해 율-왜곡 최적화(RDO : Rate Distortion Optimization) 방법을 사용한다. 이러한 방법을 사용함으로써 현재 블록에 대한 최적의 부호화 모드의 선택이 가능해졌지만 복잡도와 연산은 이전대비 더욱 증가하였다. 본 논문은 우세한 에지 방향(DED : Dominant Edge Direction)의 예측을 통한 고속인트라 모드 결정 알고리즘을 제안한다. 이를 위해 이 알고리즘은 이산 코사인 변환(DCT : Discrete Cosine Transform) 계수를 근사화하여 이용한다. DED를 예측함으로써 $4{\times}4$ 휘도 블록의 경우 최적 모드 결정을 위한 율-왜곡 최적화 계산에 9개 모드 중 3개 모드가 선택된다. $16{\times}16$ 휘도 블록과 $8{\times}8$ 색상 블록의 경우 4개 모드 대신에 2개 모드가 최적 모드 결정을 위해 율-왜곡 최적화 계산을 수행한다. 이러한 방법을 이용한 실험 결과 인트라 전체 검색 방법대비 약 72%의 연산시간이 감소하는 결과를 보여준다.

• 융합신호처리학회논문지
• /
• 제9권4호
• /
• pp.321-328
• /
• 2008

본 논문에서는 차세대 정지영상 압축 표준 JPEG2000 CODEC의 Wavelet 변환부와 양자화기의 하드웨어 구조를 제안하고 선계하였다. 본 논문의 칼라 2-D DWT 프로세서는 JPEG 2000 Hard-wired Encoder에 적용하기 위해 제안하였다. JPEG 2000DWT(Discrete Wavelet Transform)에서는 Daubechies 9/7 filter를 사용하였고 2-B DWT의 변환과 복원과정에서의 오차가 ${\pm}1$LSB 이내로 들어갈 수 있게 설계하였다. 기존에 설계되었던 filter의 하드웨어 구조에서 하드웨어 복잡도를 높이는 곱셈기를 사용하지 않고 shift-and-adder 구조를 사용하였다. 이것은 DWT 변환에서 가장 많은 연산을 차지하는 filter의 동작 속도를 향상시킬 수 있으며 하드웨어 복잡도도 낮출 수 있다. 본 시스템은 표준화된 하드웨어 설계 언어인 Verilog-HDL을 사용하여 설계하였고, Synopsys사의 Design Analyzer와 TSMC $0.25{\mu}m$ ASIC Library를 사용하여 검증하였다.

• 한국멀티미디어학회논문지
• /
• 제12권2호
• /
• pp.200-208
• /
• 2009

JBIG2는 차세대 이진 영상의 압축 표준으로서 차세대 팩스가 실용화되기 위해서는 임베디드 장비에서 사용가능한 하드웨어 모듈의 제작이 필수적이다. 본 논문에서는 JBIG2의 부호화에서 핵심이 되는 고속허프만 부호화기의 하드웨어 모듈을 제안하였다. 모두 15개의 허프만 부호화 테이블을 메모리에 저장하여 선택적으로 이용하도록 하였다. 본 논문은 최소의 필요 데이터만을 이용하여 허프만 부호화를 하도록 설계하여 효율적으로 메모리를 사용함으로써 고속의 처리가 가능하도록 제안하였다. 설계된 허프만 부호화기는 Xilinx의 Virtex-4 FPGA칩에 포팅하여 임베디드 보드상에서 Microblaze코어를 이용한 소프트웨어 모듈의 연동 실행이 가능하도록 구현하였다. 설계된 허프만 IP모듈은 시뮬레이션과 연동 실험 및 검증을 통하여 성공적으로 동작함을 확인하였다. 효율적 메모리 이용에 의한 하드웨어 설계로 임베디드 시스템 상에서 소프트웨어만으로 실행한 것 보다 10배 이상의 빠른 처리 속도를 나타내었다.

• 한국정보통신학회논문지
• /
• 제21권4호
• /
• pp.774-780
• /
• 2017

본 논문은 HEVC의 엔트로피 코딩방법인 CABAC 부호화기를 위한 효율적인 이진 산술 부호화기 하드웨어 구조를 제안한다. CABAC은 HEVC 표준에서 사용되는 엔트로피 코딩 방법으로 통계적 중복성을 제거하여 영상의 높은 압축률을 지원한다. 하지만 이진 산술 부호화(Binary Arithmetic Encode)는 데이터 간의 의존 관계가 높아 병렬처리가 어렵고 실시간 처리의 지연이 발생 된다. 제안하는 이진 산술 부호화기는 입력으로 들어오는 빈을 고속으로 처리하기 위하여 재정규화 과정을 분리 시켜 동작하도록 설계한다. 기존의 반복적인 알고리즘을 병렬적으로 처리함으로써 최대지연시간(Critical Path)을 최적으로 줄일 수 있는 4단계의 파이프라인 구조로 설계하였다. 또한, 멀티-빈 구조를 적용하여 클록 사이클 당 3개의 빈을 처리한다. 제안하는 CABAC의 이진 산술 부호화기는 Verilog-HDL로 설계하였으며 65nm 공정으로 합성하였다. 합성 결과 게이트수는 8.07K 이며 최대 동작주파수는 769MHz로 최대 빈 처리량은 2307Mbin/s이다. 제안하는 하드웨어 구조는 기존의 이진 산술 부호화기와 비교하여 최대 빈 처리량이 26% 만큼 증가 하였다.