• 전기전자학회논문지
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• 제23권4호
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• pp.1314-1320
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• 2019

본 논문에서는 소프트웨어 환경에서 비트연산을 최적화 하고 DNN으로 응용하는 방법을 제안한다. 이를 위해 비트연산 최적화를 위한 패킹 함수와 DNN으로 응용을 위한 마스킹 행렬 곱 연산을 제안한다. 패킹 함수의 경우는 32bit의 실제 가중치값을 2bit로 변환하는 연산을 수행한다. 연산을 수행할 땐, 임계값 비교 연산을 통해 2bit 값으로 변환한다. 이 연산을 수행하면 4개의 32bit값이 1개의 8bit 메모리에 들어가게 된다. 마스킹 행렬 곱 연산의 경우 패킹된 가중치 값과 일반 입력 값을 곱하기 위한 특수한 연산으로 이루어져 있다. 그리고 각각의 연산은 GPU 가속기를 이용해 병렬로 처리되게 하였다. 그 결과 HandWritten 데이터 셋에 환경에서 32bit DNN 모델에 비해 약 16배의 메모리 절약을 볼 수 있었다. 그럼에도 정확도는 32bit 모델과 비슷한 1% 이내의 차이를 보였다.

• 한국정보통신학회논문지
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• 제22권9호
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• pp.1257-1263
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• 2018

경량 사물인터넷 디바이스 상에서의 암호화 구현은 정확하고 빠르게 연산을 수행하여 서비스의 가용성을 높이는 것이 중요하다. 특히 곱셈 연산은 RSA, ECC, 그리고 SIDH와 같은 공개키 암호화에 활용되는 핵심 연산으로 최적화된 구현이 요구된다. 하지만 최신 저전력 프로세서인 ARM Cortex-M3 프로세서의 경우에는 곱셈연산 입력 크기에 따라 수행속도가 달라지는 보안 취약점을 가지고 있다. 수행속도가 달라지게 될 경우 연산 시간의 차이점을 확인하여 비밀정보를 추출하는 것이 가능하다. 이를 보완하기 위해 최근 연구에서는 고정된 연산 시간 안에 곱셈 연산을 수행하는 기법이 제안되었다. 하지만 해당 구현에서는 여전히 속도가 완전히 최적화되어 있지 않다. 본 논문에서는 기존에 제안된 곱셈연산을 보다 효율적으로 연산하기 위한 기법을 제안한다. 제안된 기법은 기존 방식에 비해 연산 속도를 최대 25.7% 향상시킨다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제11권6호
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• pp.465-476
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• 2005

본 논문에서는 Cactus와 Globus 기반의 그리드 컴퓨팅 환경에서 응용프로그램 수준의 체크 포인팅을 사용한 동적 재구성(Dynamic Reconfiguration) 기법을 새로이 제안하였다. 기존의 동적 재구성은 특정 하드웨어와 운영체제에 종속적이었으나 제안한 방법은 특정 하드웨어와 운영체제의 지원 없이 동적재구성이 가능하고 응용프로그램도 동적 재구성을 고려할 필요 없이 프로그래밍이 가능하다. 제안한 동적 재구성 기법에서 초기 연산자원의 구성을 갖고 실행되는 작업은 실행 중에 동적으로 발견된 새로운 연산자원을 포함하여 계속 연산을 수행한다. 본 연구에서 제안된 방법은 새롭게 발견된 연산자원의 프로세서 성능과 유휴 메모리를 고려하여, 해당 연산자원을 수행중인 연산에 포함할 것인가 여부를 결정한다 연산중 연산 결과의 실시간 가시화를 가능하도록 하고 운영체제에 종속적이지 않은 응용프로그램 수준의 체크 포인팅 기법을 사용하여 중간 연산결과를 저장한다. 새롭게 발견된 유휴사이트, 유휴프로세서를 포함하도록 연산자원의 구성을 재구성한 후 체크 포인팅 파일을 사용하여 작업을 계속 실행한다. 제안한 동적 재구성 기법은 K*Grid 환경에서 연산시간을 단축함을 확인하였다.

• 정보보호학회논문지
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• 제18권4호
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• pp.17-25
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• 2008

중국인의 나머지 정리(Chinese Remainder Theorem)를 이용한 RSA 암호 시스템(RSA CRT)은 모듈러 지수승 연산이 기존의 제곱 연산을 반복하는 것보다 빠르게 계산될 수 있기 때문에 표준으로 권장하고 있다. 그러나 1996년 Bellcore가 RSA CRT의 오류주입 공격에 대해서 발표한 이래로 RSA CRT의 안전성 문제가 대두되었다. 1997년 Shamir가 오류 주입을 확인하는 비교 연산을 이용한 대응 방법을 소개하였고, 곧이어 이러한 비교연산도 안전하지 않다고 알려졌다. 최근 Yen이 오류주입 공격에 안전한 두 가지의 CRT 연산 프로토콜을 제안하였으며 이 프로토콜은 오류 주입을 확인하는 비교연산이 존재하지 않는다. 그러나 FDTC 2006에서 Yen의 두 CRT 연산 프로토콜에 대한 공격 방법이 소개되었다. 본 논문에서는 FDTC 2006에서 제시된 공격 방법에도 안전한 두 CRT 연산 프로토콜을 제안한다. 제안하는 방법은 비트연산(AND)의 특성을 이용하며 추가적인 연산을 고려하지 않아도 된다.

• 한국정보과학회논문지:시스템및이론
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• 제28권10호
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• pp.520-529
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• 2001

캐리-세이브 가산기(CSA)는 빠른 수행과 작은 면적을 가지는 연산 하드웨어 구현에서 가장 효과적으로 사용되는 연산 셀들 중의 하나이다. 현재 CSA 적용기술의 근복적인 약점을 그 적용이 덧셈식으로 직접 변환되는 부분에 해당되는 회로에만 가능하다는 것이다. 이러한 제한점을 극복하기위하여, 우리는 새로운 몇가지 CSA 변환 기법들을 제안한다. 구체적으로 멀티플렉서를 포함한 연산에서의 CSA 변환, 다수 회로를 포함한 연산에서의 CSA 변환, 곱셈 연산을 내포한 연산에서의 CSA 변화를 제안한다. 또한 이러한 기법들을 실제의회로 합성에서 효과적으로 적용하는 통합 알고리즘을 제안한다. 우리는 다양한 실험을 통하여 제시된 기법들에 기반한 우리의 알고리즘의 기존의 CSA 방법들과 비교하여 실제적인 회로 합성에서 매우 효율적임을 보인다.

• 한국지능시스템학회논문지
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• 제12권4호
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• pp.373-378
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• 2002

기존의 대부분의 퍼지 제어기는 퍼지 추론시 [0, 1]의 소속도를 갖는 퍼지 소속함수들의 실수연산으로 인하여 연산수행 속도가 저하되는 문제를 가지고 있다 따라서 본 논문에서는 실수연산으로 인하여 야기되었던 속도 저하문제를 해결하기 위한 새로운 퍼지연산 기법으로 실수 값을 갖는 퍼지 소속함수 값을 정수형 격자(pixel)에 매핑시켜 정수형 퍼지 소속 함수값만을 가지고 연산함으로써 기존의 퍼지제어기에 비해 매우 빠른 연산을 수행 할 수 있는 고속 퍼지제어기를 제안한다. 또한 퍼지 제어시스템 설계시에 퍼지 입출력 변수들의 퍼지항들을 입력시킬 수 있는 GUI(Graphic User Interface)를 제공하여 소속함수의 수정 및 퍼지 값 입력시 사용자에게 보다 편리한 환경을 제공한다

• 한국컴퓨터그래픽스학회논문지
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• 제4권1호
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• pp.11-19
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• 1998

오일러 연산과 집합 연산과 같은 비다양체 위상 연산은 모델링의 다양한 환경을 제공한다. 이들 연산들은 주어진 모델의 위상 정보를 적합하게 유지하도록 하기 위하여 기하학적인 문제를 발생시킨다. 꼭지점, 모서리와 면과 같은 요소들이 서로 접촉할 때 이들 연산의 내부에서 수행되는 접합 연산은 비다양체 모델의 위상을 수정하는 기본적인 방법이다. 비다양체 모델을 접합할 때는 위상 관계를 추론하여야 한다. 위상 관계의 추론 방법은 위상학적인 방법과 기하학적인 방법의 2 가지 경우로 분류할 수 있다. 위상학적인 방법은 저장되어 있는 위상 정보만을 이용하여 위상 관계를 추론한다. 반면에, 기하학적인 방법은 접합이 일어나는 부분적인 영역에서 기하학적인 형상을 고려하여 위상의 관계를 찾아내는 방법이다. 본 연구에서는 이들 중에서 기하학적인 방법에 관하여 기술한다.

• 한국전자통신학회논문지
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• 제8권8호
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• pp.1207-1212
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• 2013

유한체 연산은 부호이론과 암호학에 널리 쓰이고 있으므로, 유한체 연산의 복잡도를 낮출 수 있는 연산기가 절실하게 필요하다. 그런데 연산기의 복잡도는 유한체의 원소를 표현하는 방법에 달려있다. 복잡도를 줄이기 위해서, 지금까지 알려진 원소를 표현하는 가장 좋은 방법이 최적정규기저를 사용하는 것이다. 본 논문에서는 최적정규기저로 표현된 원소의 곱셈시에 구축되는 곱셈행렬의 1의 개수를 최소화하는 알고리즘을 개발하여 시간과 공간을 최소화하는 곱셈기를 제안하고자 한다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.355-362
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• 2013

TOF(Time-Of-Flight) 센서에 의해 획득된 정보로부터 3차원 깊이 영상(depth image)을 추출하기 위한 위상 연산기의 하드웨어 구현을 기술한다. 설계된 위상 연산기는 CORDIC(COordinate Rotation DIgital Computer) 알고리듬의 vectoring mode를 이용하여 arctangent 연산을 수행하며, 처리량을 증가시키기 위해 pipelined 구조를 적용하였다. 고정 소수점 MATLAB 모델링과 시뮬레이션을 통해 최적 비트 수와 반복 횟수를 결정하였다. 설계된 위상 연산기는 MATLAB/Simulink와 FPGA 연동을 통해 하드웨어 동작을 검증하였으며, TSMC 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성하여 약 16,000 게이트로 구현되었고, 200MHz@1.8V로 동작하여 9.6 Gbps의 연산 성능을 갖는 것으로 평가되었다.

• 컴퓨터교육학회논문지
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• 제7권1호
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• pp.27-35
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• 2004

소프트웨어 문서는 논리적인 객체와 객체간의 관계로 이루어진 구조를 가지고 있으며 그 구조가 빈번하게 변경된다. 기존의 소프트웨어 객체 버전 관리에서는 한 객체의 변경이 불필요하게 다른 객체로 전파되는 문제를 가지고 있다. 본 논문에서는 소프트웨어 편집 과정에서 객체에 적용된 연산의 히스토리를 이용하여 소프트웨어 객체의 버전을 효율적으로 관리할 수 있는 모델을 제안하였다. 소프트웨어 객체 편집 과정에서 객체에 적용된 연산을 연산 히스토리에 기록되고 버전 저장과 검색에 이용된다. 객체의 연산 히스토리를 이용한 델타에 의해 저장되고 검색되므로 체크인 과정에서 델타 추출을 위한 비교 과정이 필요 없다. 또, 이 모델은 객체의 생성, 삭제, 변경 연산뿐만 아니라 객체의 이동 연산을 지원함으로써 효율적으로 객체 구조의 변경을 관리할 수 있다.