• 정보보호학회논문지
• /
• 제10권1호
• /
• pp.89-97
• /
• 2000

공개키 암호 시스템 중에서 가장 널리 사용되는 RSA 암호 시스템은 키의 분배와 권리가 용이하고, 디지털 서명이 가능한 장점이 있으나, 암호화와 복호화 과정에서 512 비트 이상의 큰 수에 대한 멱승과 모듈라 감소 연산이 요구되기 때문에 처리 속도의 지연이 큰 문제가 되므로 모듈라 멱승 연산의 고속 처리가 필수적이다. 따라서 본 논문에서는 몫을 추정하여 중간 곱의 크기를 제한하는 interleaved 모듈라 곱셈 기법을 이용하여 모듈라 멱승 연산을 수행하는 고속 RSA 암호 칩을 VHDL을 이용하여 모델링하고 Faraday FG7000A 라이브러리를 이용하여 합성하고 타이밍 검증하여 단일 칩 IC로 구현하였다. 구현된 암호 칩은 75,000 게이트 수준으로 합성되었으며, 동작 주파수는 50MHz이고 1회의 RSA 연산을 수행하는데 소요되는 전체 클럭 사이클은 0.25M이며 512비트 당 처리 속도는 102.4Kbit/s였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
• /
• 제16권12호
• /
• pp.1177-1187
• /
• 2010

플래시 메모리는 휴대성, 저전력, 대용량의 특징을 갖고 있어 휴대용 기기에서의 사용이 증가하고 있다. 그러나 하드디스크와는 달리 플래시 메모리는 읽기 연산에 비해 쓰기 연산의 비용이 상대적으로 커서, 쓰기 연산 횟수 감소에 대한 연구가 요구된다. 본 논문에서는 데이터 쓰기 연산 횟수를 감소시키기 위해, 플래시 메모리에 저장된 데이터를 다루는 응용 프로그램을 재작성하여 저장될 데이터를 적절히 재배치하기 위한 정적 분석 기법을 제안하였다. 이 기법은 프로그램을 정적 분석해서 쓰기 연산 부분을 파악하고, 이들을 분리해내어 저장되도록 프로그램을 재작성 함으로써, 수행 시간에 전체 쓰기 영역이 줄어들도록 하는 것이다. 따라서 본 논문에서는 프로그램에서 다루어지는 데이터 중 쓰기 가능한 영역을 얻어내는 분석과 가능한 작은 개수의 페이지에 쓰기 대상 부분이 모여 있도록 재배치하기 위한 분석을 고안하였다. 정적 분석 결과는 자주 수행되는 프로그램 경로에 대한 프로파일링 결과와 조합되어 보다 실제적인 분석 결과를 얻고자 하였으며, 결과적으로, FAST 시뮬레이터 상에서 데이터 처리 성능을 향상시키는 데에 기여함을 보였다.

• 전기전자학회논문지
• /
• 제22권3호
• /
• pp.805-809
• /
• 2018

본 연구에서는 이진 가중치 신경망(BWN)을 부동소수점 데이터를 사용하여 학습시킨 후에, 학습된 파라미터와 주요연산을 고정소수점으로 근사화시키는 과정에서 정확도의 변화를 분석하였다. 신경망을 이루고 있는 각 계층의 입력 데이터와 컨볼루션 연산의 계산에 고정소수점 수를 사용했으며, 이때 고정소수점 수의 전체 bit 수와 소수점 이하 bit 수에 변화를 주면서 정확도 변화를 관찰하였다. 각 계층의 입력 값과 중간 계산값의 정수 부분의 손실이 발생하지 않으면 고정소수점 연산을 사용해도 부동소수점 연산에 비해 큰 정확도 감소가 없었다. 그리고 오버플로가 발생하는 경우에 고정소수점 수의 최대 또는 최소값으로 근사시켜서 정확도 감소를 줄일 수 있었다. 이 연구결과는 FPGA 기반의 BWN 가속기를 구현할 때에 필요한 메모리와 하드웨어 요구량을 줄이는 데 사용될 수 있다.

• 한국통신학회논문지
• /
• 제30권12C호
• /
• pp.1231-1238
• /
• 2005

본 논문에서는 영상 백터 양자화를 위한 새로운 고속 부호화 기법을 제안하는데, 제안 기법은 다차원의 참조 표로 복수 특징의 부분 거리를 사용한다. 복수 특징을 사용하는 기존 기법은 탐색 순서와 연산 과정을 고려할 때 복수 특징을 단계적으로 처리한다. 반면에 제안 기법은 참조 표를 사용하여 복수 특징들을 동시에 활용한다. 본 논문에서는 가용한 수준의 메모리를 위해 테두리 효과를 고려하는 참조 표의 구성 방법과 참조 표의 부분 거리를 활용하며 현재의 탐색을 중지하는 방법을 상세하게 기술한다. 시뮬레이션 결과는 제안 기법의 효율성을 확인시켜 주는데, 부호책 크기가 256일 때 제안 기법은 OHTPDS 기법이나 $M-L_2NP$ 기법 등과 같이 최근에 제안된 기법들이 요구하는 연산량의 $70\%$ 수준까지 연산량을 감소시킨다. 가용한 수준의 전처리와 메모리를 사용함으로써 제안 기법은 전체탐색 기법과 통일한 화질을 유지하면서 전체 탐색 기법이 요구하는 연산량의 $2.2\%$ 이하로 연산량을 감소시킨다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
• /
• 제15권9호
• /
• pp.617-625
• /
• 2009

NAND 플래시 메모리는 부피가 작고, 가볍고, 소비전력이 낮으며 입출력이 빠르고 집적도가 높아 최근 임베디드 기기들에 널리 사용되고 있다. 그러나 NAND 플래시 메모리는 지움 연산을 수반하는 가비지 컬렉션 연산을 수행해야 한다. 게다가 지움 연산은 속도가 느리고, 각 블록마다 지움 연산 횟수가 제한이 있다. 따라서 제안하는 가비지 컬렉션 기법은 전체 지움 연산 횟수와 각 블록의 지움 횟수 편차를 감소시키고, 가비지 컬렉션 수행 시간을 최소화하는데 초점을 맞춘다. NAND 플래시 메모리는 유효 페이지, 무효 페이지, 빈 페이지로 구성되어 있다. 제안하는 기법은 페이지들의 비율을 이용해 가비지 컬렉션의 수행 시기를 결정하고 대상 블록을 선택한다. 그리고 할당 기법과 그룹 관리기법을 추가적으로 구현하였다. 실험 결과 제안한 정책은 기존의 Greedy나 CAT 기법에 비해 전체 지움 횟수를 최소화 하면서, 최대 82% 지움 횟수 편차를 감소시켰고, 최대 75%의 가비지 컬렉션 수행 시간을 단축시켰다.

• 한국정보통신학회논문지
• /
• 제11권9호
• /
• pp.1650-1657
• /
• 2007

본 논문은 블록 처리 방법을 기반으로 하는 링잉 노이즈 감소 알고리즘을 사용할 때, 블록 불연속 노이즈(Block Discontinuty)를 방지 할 수 있는 중첩 기 반(Overlapped Block) 연산과 Hanning Window에 관련된 것이다. 링잉 노이즈 감소 알고리즘은, 24bit RGB와 블록 기반 연산으로 하며, 수정된 K-means 알고리즘을 바탕으로 한다. 그래서 제안한 중첩 기반 연산은 입력 영상을 여러 단위 블록으로 조각낼 때, 단위 블록의 크기의 반을 중첩 시켜 선택하는 방법이다. $16{\times}16$ 픽셀 크기의 데이터 블록을 데이터 유닛(Data Unit)이 라고 정의하였다. 그 후 처리된 데이터 유닛들을 등방성 분포를 지닌 Hanning Window를 사용하여 중첩된 데이터에서 원 이미지 형태로 복원하였다. 최종적으로 언급된 알고리즘의 성능을 확인하기 위해서 링잉 노이즈를 가진 이미지를 기존 방법(비 중첩 기반 연산)과 제안한 알고리즘으로 처리함으로써 각각의 결과를 비교하였다.

• 정보보호학회논문지
• /
• 제33권2호
• /
• pp.223-233
• /
• 2023

Gauss Sieve는 격자 기반 문제 중 하나인 SVP를 풀기 위한 알고리즘으로 지수 시간 및 공간 복잡도를 필요로 한다. 알고리즘의 종료 조건은 공간 복잡도와 관련이 있는 리스트의 크기 및 충돌 횟수에 의해 결정된다. 여기서 충돌이란 샘플링 된 벡터에 대한 축소 연산 뒤 이미 리스트에 존재하는 벡터와 동일한 벡터가 되는 상황을 의미하며 일정 횟수 이상의 충돌이 발생할 경우 알고리즘은 종료된다. 기존 알고리즘으로부터 제시된 공간 복잡도를 기준으로 실제 실행 결과를 확인하였을 때, 가장 짧은 벡터를 발견한 이후에도 불필요한 연산이 지속되는 것을 확인하였다. 이는 기존의 종료 조건이 필요 이상으로 크게 설정되었음을 의미한다. 따라서 본 논문에서는 불필요한 연산이 반복되는 지점을 파악한 뒤 기존에 필요로 하는 연산의 횟수에 대한 최적화를 진행한다. 종료 조건이 되는 충돌의 임계값과 샘플 벡터가 생성되는 분포를 조정하는 방식으로 실험을 진행하였으며 실험 결과 가장 큰 비중을 차지하는 축소 연산은 62.6% 감소하였으며 이에 따른 공간 및 시간 복잡도는 각각 4.3%, 1.6% 감소하였다.

• 한국통신학회:학술대회논문집
• /
• 한국통신학회 1996년도 하계종합학술발표회 논문집(상)
• /
• pp.132-135
• /
• 1996

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2016년도 추계학술대회
• /
• pp.397-400
• /
• 2016

본 논문에서는 고성능 HEVC 부호기를 위한 Inter Prediction SAD연산 구조의 효율적인 알고리즘을 제안한다. HEVC Inter Prediction에서의 Motion Estimation(ME)은 시간적 중복성을 제거하기 위하여 보간 된 참조 픽처에서 현재 PU와 상관도가 높은 예측 블록을 탐색하는 과정이다. ME는 전역 탐색(full search, FS) 알고리즘과 고속 탐색(fast search) 알고리즘을 이용한다. 전역 탐색 기법은 주어진 탐색 영역내의 모든 후보 블록에 대하여 움직임을 예측하기 때문에 최적의 결과를 보장하지만 연산량 및 연산시간이 많은 단점을 지닌다. 그러므로 본 논문에서는 Inter Prediction의 연산량 및 연산시간을 줄이기 위해 전역탐색에서 SAD연산을 재사용하여 연산 복잡도를 줄이는 새로운 알고리즘을 제안한다. 제안된 알고리즘은 HEVC 표준 소프트웨어 HM16.12에 적용하여 검증한 결과 기존 전역탐색 알고리즘보다 연산시간은 61%, BDBitrate는 11.81% 감소하였고, BDPSNR은 약0.5% 증가하였다.

• 전기전자학회논문지
• /
• 제21권2호
• /
• pp.136-141
• /
• 2017

본 논문에서는 딥러닝을 PC에 적용하기 위한 메모리 최적화에 관한 알고리즘을 제안한다. 제안된 알고리즘은 일반 PC에서 기존의 딥러닝 구조에서 요구되는 연산처리 과정과 데이터 량을 감소시켜 메모리 및 연산처리 시간을 최소화한다. 본 논문에서 제안하는 알고리즘은 분별력이 있는 랜덤 필터를 이용한 컨볼루션 층 구성 과정, PCA를 이용한 데이터 축소 과정, SVM을 사용한 CNN 구조 생성 등의 3과정으로 이루어진다. 분별력이 있는 랜덤 필터를 이용한 컨볼루션 층 구성 과정에서는 학습과정이 필요치 않아서 전체적인 딥러닝의 학습시간을 단축시킨다. PCA를 이용한 데이터 축소 과정에서는 메모리량과 연산처리량을 감소시킨다. SVM을 사용한 CNN 구조 생성에서는 필요로 하는 메모리량과 연산 처리량의 감소 효과를 극대화 시킨다. 제안된 알고리즘의 성능을 평가하기 위하여 예일 대학교의 Extended Yale B 얼굴 데이터베이스를 사용하여 실험한 결과, 본 논문에서 제안하는 알고리즘이 기존의 CNN 알고리즘과 비교하여 비슷한 성능의 인식률을 보이면서 연산 소요시간과 메모리 점유율에 있어 우수함이 확인되었다. 본 논문에서 제안한 알고리즘을 바탕으로 하여 일반 PC에서도 많은 데이터와 연산처리를 가진 딥러닝 알고리즘을 구현할 수 있으리라 기대된다.