• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.661-663
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• 2002

현대의 Deep-Submicron Technology(DSM)에선 배선에 관련된 문제, 예를 들어 crosstalk이나 노이즈 등이 큰 문제가 된다. 그리하여, 배선은 논리 구성요소들보다 더욱 중요한 위치를 차지하게 되었다. 우리는 이러한 배선을 고려하여 연산식을 최적화하기 위해 carry-save-adder(CSA)를 이용한 모듈 함성 알고리즘을 제시한다. 즉, 상위 단계에서 생성 된 규칙적인 배선 토폴로지를 유지하며 CSA간의 배선을 좀더 향상시키는 최적의 알고리즘을 제안한다. 우리는 우리의 이러한 방법으로 생성된 지연시간이 [1]에 가깝거나 거의 근접하는 것을 많은 testcase에서 보이며(배선을 포함하지 않은 상태에서), 그리고 그와 동시에 최종 배선의 길이가 짧고 규칙적인 구조를 갖는것을 보인다.

• KIPE Magazine
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• v.9 no.2
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• pp.26-30
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• 2004

전력전자 분야에서 사용되는 전동기 제어 시스템 또는 UPS, 능동필터 등 반도체 전력회로 제어에 다양한 신호처리와 고속연산이 가능하도록 하드웨어적으로 부동소숫점을 연산하거나 MAC 연산 기능 등이 있어 계산 속도가 빠르다는 장점 때문에 TMS320C3X등의 DSP가 많이 사용되어 왔다. 그런데 DSP는 입/출력 기능이 상당히 떨어지므로 외부에 A/D 변환기, EPLD 또는 FPGA 등의 외부소자 들이 많이 필요하여 회로가 상당히 복잡하다는 문제가 있었다. 이에 비하여 마이크로제어기는 입/출력 기능이 우수하나 연산속도가 상당히 떨어진다는 단점이 있다.(중략)

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.12
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• pp.981-987
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• 2000

이 논문은 상위 단계 데이터-경로 합성에서 연산 스케쥴링과 자원 할당 및 배정을 동시에 고려한 통합적 접근 방법을 제시한다. 제안한 방법은 스케쥴링 되어있지 않은 데이터-플로우 그래프에 대해서 수행에 필요한 총 clock 스텝 수와 필요한 회로 면적을 동시에 최소화하는 데이터-경로 생성에 특징이 있다. 일반적으로, 연결선의 결정이 합성의 마지막 단계에서 이루어지는 기존의 방법과는 다르게, 우리의 접근 방법은 연산 스케쥴링과 연산의 연산 모듈 배정 그리고 변수의 레지스터 배정 작업을 동시에 수행하여 추가적인 연결선의 수를 매 clock 스텝마다 최적화(optimal) 시킨다. 본 논문은, 이 문제를 최소-비용의 최대-플로우 문제로 변형하여 minimum cost augmentation 방법으로 polynomial time 안에 해결하는 알고리즘을 제안한다.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.1
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• pp.9-23
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• 1999

병렬 그래프 감축 모델에 있어서 투기적 연산(speculative evaluation)모델은 병렬성을 증가시키지만 불필요한 연산으로 인해 자원을 낭비할 수 있다. 투기적 태스크가 람다 연산식을 WHNF(Weak Head Normal Form)로 감축할 때, 대치과정은 그래프를 증가시킬 수 있고, 많은 복사과정을 요구할 수 있다. 이러한 투기적 태스크는 나중에 불필요한 연산이 될 수있고 이 경우 이러한 투기적 태스크에서 발생한 다른 모든 투기적 태스크들을 종료해야 하는 부담이 있다. 또한 불필요하게 된 복사과정으로 인한 기억 공간을 재사용이 가능한 상태로 만들어 주어야 한다. 본 논문은 WHNF 또는 HNF 로 감축할 대 발생할수 있는 불필요한 대치과정으로 인한 오버헤드를 줄이기 위해 대치과정이 지연된 람다 연산식 형태 (DSF : Deferred Substitution Form)를 제안한다. 이 형태는 대치과정을 필수적 태스크(mandatory task)가 수행될 때 까지 지연시키기 위한 람다 연산식 형태이다. 대치과정이 지연된 람다 연산식 형태로의 감축을 수행하는 투기적 태스크에서 , 대치과정이 존재하지 않기 때문에 그래프의 크기가 증가하지 않고 또한 복사과정을 요구하지 않는다. 따라서 연산식에 대한 대치과정이 지연된 람다 연산식 형태로의 감축이 불필요하게 된 경우 부담이 줄어들게 된다. 아울러 병렬성을 증가시키기 위한 연산모델을 제안한다.

• Journal of KIISE:Computing Practices and Letters
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• v.15 no.4
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• pp.270-274
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• 2009

In this paper, we propose an efficient computation method over GF($2^m$) for memory-constrained devices. While previous methods concentrated only on fast multiplication, we propose to reduce the amount of required memory by cleverly changing the order of suboperations. According to our experiments, the new method reduces the memory consumption by about 20% compared to the previous methods, and it achieves a comparable speed with them.

• Proceedings of the IEEK Conference
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• 2001.06b
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• pp.165-168
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• 2001

고 전계하에서 수직 및 수평 전계의 영향을 고려할 수 있는 Hewlett-Packard 이동도 모델을 구현하였다. HP 이동도 모델은 BANDIS에 구현되었다. 구현된 HP이동도 모델을 검증하기 위해 N-MOSFET과 P-MOSFET에 대해 모의실험을 수행하여 MEDICI와 비교한 결과, 드레인 전압-드레인 전류는 5% 이내의 최대 상대 오차를 보였고 전위 분포는 5% 이내의 최대 상대오차를 보였다. MEDICI에서는 1회 수렴을 하기위해 평균 4.6회 이하의 행렬 연산이 필요한 반면 BANDIS에서는 평균 4.3회 이하의 행렬 연산이 필요하다.

• Journal of Broadcast Engineering
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• v.28 no.1
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• pp.21-30
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• 2023

Computer-generated holography requires much more computation costs and memory space rather than image processing. We implemented the diffraction calculation with low-precision and mixed-precision floating point numbers and compared the processing time and quality of the hologram with various precision. We compared diffraction quality with double, single and bfloat16 precision. bfloat16 shows 5.94x and 1.52x times faster performance than double precision and single precision. Also, bfloat16 shows lower PSNR and SSIM and higher MSE than other precision. However, there is no significant effect on reconstructed images. These results show low precision, like bfloat16, can be utilized for computer-generated holography.

• 전자공학회논문지 IE
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• v.44 no.3
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• pp.12-22
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• 2007

In this paper, we designed of the high speed digital neuron processor in order to digital neural networks. we designed of the MAC(Multiplier and Accumulator) operation unit used residue number system without carry propagation for the high speed operation. and we implemented sigmoid active function which make it difficult to design neuron processor. The Designed circuits are descripted by VHDL and synthesized by Compass tools. we designed of MAC operation unit and sigmoid processing unit are proved that it could run time 19.6 nsec on the simulation and decreased to hardware size about 50%, each order. Designed digital neuron processor can be implementation in parallel distributed processing system with desired real time processing, In this paper.

• Journal of the Korean Institute of Telematics and Electronics B
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• v.33B no.1
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• pp.153-160
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• 1996

In this paper, we propose an efficient digital architecture for the discrete-time cellular neural networks (DTCNN's). DTCNN's have the locality and the translation invariance in the templates which determine the patterns of the connection between the cells. Using distributed arithmetic (DA) and the characteristics of DTCNN, we propose a simple implementation of DTCNN. The bus width in the cell-to-cell interconnection is reduced to one bit because of DA's bitwise operation. We implemented the reconfigurable architecture of DTCNN using programmable FPGA.

• Journal of the Korea Society of Computer and Information
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• v.15 no.2
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• pp.9-18
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• 2010

High performance is required with small size and low power in the mobile embedded system. A CORDIC algorithm can compute transcendental functions effectively with only small adders and shifters and is suitable one for the mobile embedded system. However CORDIC unit has performance degradation according due to iterative inter-rotations. Adder design is an important design unit to be optimized for a high performance and low power CORDIC unit. It is necessary to explore the design space of a CORDIC unit considering trade-offs of an adder unit while satisfying delay, area and power constraints. In this paper, we suggest a CORDIC architecture employing a heterogeneous adder and an optimization methodology for producing better optimal tradeoff points of CORDIC designs.