• Journal of Advanced Marine Engineering and Technology
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• v.37 no.8
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• pp.932-938
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• 2013

Recently, the Fingerprint, which is one of the methods of indoor localization using WLAN, has been many studied owing to robustness about ranging error by the diffraction and refraction of radio waves. However, in the signal gathering process and comparison operation for the measured signals with the database, this method requires time consumption and computational complexity. In order to compensate for these problems, this paper presents, based on proposed modified database, WLAN indoor localization algorithm using selective operation of collected signal in real time. The proposed algorithm reduces the configuration time and the size of the data in the database through linear interpolation and thresholding according to the signal strength, the localization accuracy, while reducing the computational complexity, is maintained through selective operation of the signals which are measured in real time. The experimental results show that the accuracy of localization is improved to 17.8% and the computational complexity reduced to 46% compared to conventional Fingerprint in the corridor by using proposed algorithm.

• Journal of the Institute of Electronics and Information Engineers
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• v.52 no.4
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• pp.115-124
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• 2015

In this paper, the method which improves the performance of a serial decimal multiplier, and the method which operates multiple-digit simultaneously are proposed. The proposed serial decimal multiplier reduces the delay by removing encoding module that generates 2X, 4X multiples, and by generating partial product using shift operation. Also, this multiplier reduces the number of operations using multiple-digit operation. In order to estimate the performance of the proposed multiplier, we synthesized the proposed multiplier with design compiler with SMIC 110nm CMOS library. Synthesis results show that the area of the proposed serial decimal multiplier is increased by 4%, but the delay is reduced by 5% compared to existing serial decimal multiplier. In addition, the trade off between area and latency with respect to the number of concurrent operations in the proposed multiple-digit multiplier is confirmed.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.11a
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• pp.401-402
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• 2009

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 compressor 구조를 제안한다. 제안한 회로는 최적화된 XORXNOR와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 12개 감소하였으며, 지연시간이 32.2% 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.1
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• pp.169-177
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• 2015

This paper proposes a hardware architecture for an efficient SAO(Sample Adaptive Offset) with low area for HEVC(High Efficiency Video Coding) encoder. SAO is a newly adopted technique in HEVC as part of the in-loop filter. SAO reduces mean sample distortion by adding offsets to reconstructed samples. The existing SAO requires a great deal of computational and processing time for UHD(Ultra High Definition) video due to sample by sample processing. To reduce SAO processing time, the proposed SAO hardware architecture processes four samples simultaneously, and is implemented with a 2-step pipelined architecture. In addition, to reduce hardware area, it has a single architecture for both luma and chroma components and also uses optimized and common operators. The proposed SAO hardware architecture is designed using Verilog HDL(Hardware Description Language), and has a total of 190k gates in TSMC $0.13{\mu}m$ CMOS standard cell library. At 200MHz, it can support 4K UHD video encoding at 60fps in real time, but operates at a maximum of 250MHz.

• Proceedings of the Korea Information Processing Society Conference
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• 2014.11a
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• pp.733-736
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• 2014

최근 대용량 데이터에 대한 효율적인 데이터 분석 기법이 활발히 연구되고 있다. 대표적인 기법으로는 맵리듀스 환경에서 보로노이 다이어그램을 이용한 k 최근접점 조인(VkNN-join) 알고리즘이 존재한다. VkNN-join 알고리즘은 부분집합 Ri에 연관된 부분집합 Sj만을 후보탐색 영역으로 선정하여 질의를 처리하기 때문에 질의처리 시간을 감소시킨다. 그러나 VkNN-join은 색인 구축 비용이 높으며, kNN 연산 오버헤드가 큰 문제점이 존재한다. 이를 해결하기 위해, 본 논문에서는 대용량 데이터 분석을 위한 맵리듀스 기반 kNN join 질의처리 알고리즘을 제안한다. 제안하는 알고리즘은 시드 기반의 동적 분할을 통해 색인구조 구축비용을 감소시킨다. 또한 시드 간 평균 거리를 기반으로 후보 영역을 선정함으로써, 연산 오버헤드를 감소시킨다. 아울러, 성능 평가를 통해 제안하는 기법이 질의처리 시간 측면에서 기존 기법에 비해 우수함을 나타낸다.

• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.537-540
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• 2000

일반적으로 음향 반향 제거에서 반향의 임펄스 응답이 큰 경우 주파수 영역의 알고리듬은 시간 영역 알고리듬에 비해 긴 임펄스 응답에 따른 많은 계산량과 입력신호의 통계적 특성에 의한 영향을 줄일 수 있다. 그러나 주파수 영역 알고리듬에서는 시간 영역의 신호를 주파수 영역으로 변환시킬 때 필터 차수의 2배의 FFT 연산이 필요하게 되어, 긴 차수로 인한 실행 시간 지연이 발생하고 많은 메모리가 필요하다. 이러한 문제점을 감소시키고 수렴성능을 향상시키기 위한 MDF 알고리듬이 제안되었으나 계산량이 많은 단점이 있고, UMDF와 AUMDF 알고리듬은 계산량은 감소되나 수렴성능이 저하되는 문제점이 있다. 본 논문에서는 기존의 MDF 알고리듬과 거의 동일한 수렴성능을 유지하면서 연산량과 메모리를 줄일 수 있는 수정된 AUMDF 알고리듬을 제안하였으며, 모의 실험을 통해 결과를 확인하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.151-153
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• 2006

본 논문은 NAND 플래시 메모리를 기반으로 한 임베디드 시스템에서 빠른 부팅을 지원하는 파일 시스템을 제안한다. 플래시 메모리는 비휘발성이며 기존의 하드디스크와 같은 자기 매체에 비해서 크기가 작고 전력소모도 적으며 내구성이 높은 장점을 지니고 있다. 그러나 제자리 덮어쓰기가 불가능하고 지움 연산단위가 쓰기 연산 단위보다 크다. 또한 지움 연산 획수가 제한되는 단점이 있다. 이러한 특성 때문에 기존의 파일 시스템들은 갱신 연산 발생 시, 갱신된 데이터를 다른 위치에 기록한다. 따라서 마운팅 시, 최신의 데이터를 얻기 위해 전체 플래시 메모리 공간을 읽어야만 한다. 이러한 파일 시스템의 마운팅 과정은 전체 시스템의 부팅 시간을 지연시킨다. 본 논문은 임베디드 시스템에서 빠른 부팅을 제공할 수 있는 NAND 플래시 메모리 파일 시스템의 구조를 제안한다. 제안된 시스템은 플래시 메모리 이미지 정보와 메타 데이터 블록만을 읽어 파일 시스템을 구축한다. 메타 데이터가 데이터 위치를 포함하기 때문에 마운팅 시, 전체 플래시 메모리 영역을 읽을 필요가 없으며 파일 데이터 위치 저장을 위한 별도의 자료 구조를 RAM 상에 유지할 필요가 없다. 실험 결과, YAFFS에 비해 $76%{\sim}85%$ 마운팅 시간은 감소시켰다. 또한 YAFFS에 비해 $64%{\sim}75%$ RAM 사용량을 감소시켰다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.8
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• pp.1497-1504
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• 2009

This Paper Propose a method to reduce the calculation time in JPEG2000. That is, if a coefficient is estimate a upper-level subband and its descendents skip the scan process. There is a trade-off relationship between the calculation time and the image quality or the amount of output data, the calculation time and the amount of output data decreases, but the image degradation increases. The experimental results showed that in calculation time was 35% in average, which means that ls ge ses. The ein calculation time and output data can be obtls ed with a cost of an acceptlble image quality degradation.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2006.05a
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• pp.331-335
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• 2006

인터넷의 발달과 사용자 증가로 인해 IETF는 다양한 네트워크와 프로토콜 상에서 안전하고 신뢰성 있는 사용자 인증을 위해 AAA를 제안하였다. 그러나 AAA의 최신 버전인 Diameter 표준의 인증 방식은 상호인증과 부인방지를 제공하지 않는다. 이러한 Diameter의 인증을 보완하기 위해 공개키를 이용한 AAA 인증 방식이 제안되었으나, 통신과 연산의 오버헤드로 인해 이동 노드에 적용이 어렵다. 이러한 단점을 극복한 ID 기반 AAA 인증 방식이 제안 되었으나 공모공격과 위장공격으로부터의 취약점을 가진다. 이 논문에서는 공모공격과 위장공격에 안전하고, 계산적 전력적 능력이 부족한 이동 노드의 연산량을 감소시키는 새로운 ID기반 AAA인증 방식을 제안한다. 제안한 방식의 검증을 위해 기존 방식을 비교 평가하여 암호학적인 안전성과 연산량의 효율성을 검증한다. 제안 방식은 이동 노드의 인증시 2개의 난수를 생성하여 안전성을 제공하며, Mobile 노드의 지수연산을 줄임으로 계산 전력적 측면에서 효율적이고 서버의 성능에 따라 인증 수행 시간을 감소 시켜 끊김 없는 서비스를 제공할 수 있는 장점을 갖는다.

• Proceedings of the Acoustical Society of Korea Conference
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• spring
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• pp.101-104
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• 2004

음성속도변환(TSM : Time Scaling Modification) 알고리즘은 시간축에서 음성 신호의 속도를 변환할 수 있는 방식이다. 이러한, 방법으로는 OLA(Overlap Add), SOLA (Synchronized Overlap Add) 알고리즘 등이 연구 되어 왔다. 2 가지 방식 중에도 동기화를 시켜 overlap 을 시키는 SOLA 알고리즘이 OLA 방법에 비해 음질이 우수하다. 본 논문에서는 TMS320C5416 DSP 에 계산량이 감소된 SOLA 알고리즘을 실시간 구현하였다. 기존의 SOLA 알고리즘에서 동기화를 위해 사용하고 있는 cross-correlation 함수는 곱셈연산에서 발생하는 bit 의 dynamic range 가 커서 나눗셈 연산에서도 과도한 연산량을 필요로 한다. 따라서 이러한 계산량의 감소를 위해 기존의 cross-correlation 함수가 대신 더하기와 빼기의 연산으로 수행되는 NAMDF 함수를 사용하여 계산량을 줄였다. 제안한 방법을 SOLA 알고리즘에 적용하여 성능 평가를 실시하였다. TMS320C5416 DSP 에 실시간으로 실험한 결과 NAMDF 함수를 사용하였을 경우 음질의 저하가 거의 없었으며, 계산량을 기존의 cross-correlation 방식에 비해 6.22MIPS 가까이 감소시킬 수 있었다.