• Journal of the Korea Society of Computer and Information
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• v.25 no.2
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• pp.1-10
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• 2020

In this paper, we propose an efficient disk buffer replacement policy which improves hit ratio and reduces writing operations of flash based storages. The flash based storage has many advantages, including a small form factor, non-volatility and high reliability, but there are problems caused by own limitations, like not-in-place update, short life cycle and asymmetric I/O latencies. To redeem these problems, this paper proposes the write weighted probability of reference(2WPR) policy. 2WPR policy predicts re-referencing probability and calculates localities of each page. Furthermore, by weighting write operations to every pages, 2WPR can reduce write operations to flash based storage. In addition, we can improve the performance with higher hit ratio and reduce the number of write operations and consequently shorten the latencies of each operation. The results show that our policy provides improvements of up to 10% for the hit ratio with the reduction of up to 5% for the flash writing operation compared with other policies.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11b
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• pp.172-174
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• 2005

플래시 메모리는 오늘날 다양한 형태로 우리 생활의 일부를 차지하고 있다. 휴대 전화기, MP3 플레이에, PDA등과 같은 모바일제품, 이동식 저장매체, 유비쿼터스 컴퓨팅 환경 등에 광범위하게 활용되고 있다. 이처럼 많은 분야에서 사용되는 주된 이유는 플래시 메모리의 장점인 저전력 비휘발성, 고성능, 물리적 안정성, 휴대성을 갖기 때문이다. 더불어 최근에는 Gb급 플래시 메모리도 개발되어 하드디스크의 자리를 대체할 수 있는 상황에 이르렀다. 하지만, 플래시 메모리는 하드디스크와 달리 이미 데이터가 기록된 블록에 대해 덮어쓰기(overwrite)가 되지 않는다는 특성을 갖고 있다. 덮어쓰기 위해서는 해당 블록을 지우고(즉, 소거(erase)) 쓰기 작업을 수행해야 한다. 이로 인해 플래시 메모리의 데이터 읽기/쓰기/소거에 비용이 하드 디스크와 같이 동일한 것이 아니라 서로 다르다(읽기 비용을 1로 가정할 경우 쓰기와 소거는 각각 8, 65)[1][5][6]. 따라서 OS, DBMS 등과 같은 시스템 소프트웨어에서 사용된 기존 버퍼 교체 기법은 플래시 메모리의 특성이 고려되지 않았기 때문에 플래시 메모리의 특성을 고려한 효율적인 버퍼 교체기법이 필요하다. 본 논문에서는 플래시 메모리의 서로 다른 연산 비용 고려한 새로운 버퍼 교체 기법을 제안한다.

• The KIPS Transactions:PartD
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• v.16D no.6
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• pp.825-834
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• 2009

최근에 낸드 플래시 메모리는 빠른 접근속도, 저 전력 소모, 높은 내구성 등의 특성으로 인하여 차세대 대용량 저장 매체로 각광 받고 있다. 그러나 디스크 기반의 저장 장치와는 달리 비대칭적인 읽기, 쓰기, 소거 연산의 처리 속도를 가지고 있고 제자리 갱신이 불가능한 특성을 가지고 있다. 따라서 디스크 기반 시스템의 버퍼 교체 정책은 플래시 메모리 기반의 시스템에서 좋은 성능을 보이지 않을 수 있다. 이러한 문제를 해결하기 위해 플래시 메모리의 특성을 고려한 새로운 플래시 메모리 기반의 버퍼 교체 정책이 제안되어 왔다. 본 논문에서는 디스크 기반의 저장 장치에서 우수한 성능을 보인 CLOCK-Pro를 낸드 플래시 메모리의 특성을 고려하여 개선한 CLOCK-NAND를 제안한다. CLOCK-NAND는 CLOCK-Pro의 알고리즘에 기반하며, 추가적으로 페이지 접근 정보를 효율적으로 활용하기 위한 새로운 핫 페이지 변경을 한다. 또한, 더티인 핫 페이지에 대해 콜드 변경 지연 정책을 사용하여 쓰기 연산을 지연하며, 이러한 새로운 정책들로 인하여 낸드 플래시 메모리에서 쓰기 연산 횟수를 효율적으로 줄이는 우수한 성능을 보인다.

• Journal of KIISE
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• v.42 no.2
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• pp.169-176
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• 2015

The atomic write technique is a good solution to solve the problem of the double write buffer. The atomic write technique needs modified I/O subsystems (i.e., file system and I/O schedulers) and a special SSD that guarantees the atomicity of the write request. In this paper, we propose the writing unit aligned block allocation technique (for EXT4 file system) and the merge prevention of requests technique for the CFQ scheduler. We also propose an atomic write-supporting SSD which stores the atomicity information in the spare area of the flash memory page. We evaluate the performance of the proposed atomic write scheme in MariaDB using the tpcc-mysql and SysBench benchmarks. The experimental results show that the proposed atomic write technique shows a performance improvement of 1.4~1.5 times compared to the double write buffer technique.

• The Transactions of the Korea Information Processing Society
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• v.3 no.2
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• pp.407-415
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• 1996

This paper introduces two schemes to improve the frame buffer access bandwidth. The first scheme suggests a rasterizer called SBUFRE that has Span Z Buffer and Span Z＆ Color Buffer within a rasterizer. The second scheme suggests a ZDRAM that has Z-value comparator within the DRAM. These schemes are to convert read- modify-write Z buffer compare into single write only operation that improves approximately 50% frame buffer access bandwidth.

• Proceedings of the Korean Society of Computer Information Conference
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• 2016.01a
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• pp.11-12
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• 2016

플래시 메모리의 수요가 증가하면서, 플래시 메모리를 기반으로 한 SSD는 빠른 I/O 속도를 보이며 충격에 강하고, 저전력과 비휘발성인 특징을 가지고 있다. 하지만 플레시 메모리는 지우기와 쓰기 성능이 읽기 작업에 비해 현저히 느리다는 단점이 있다. 본 논문에서는 버퍼에서 각 논리 페이지가 hot 또는 cold 인지를 정확히 예측할 수 있는 PSO 기반의 버퍼 관리 모델을 제안한다. 이러한 모델을 통하여 기존 모델에서의 기법보다 읽기 및 쓰기 적중 횟수와 적중률이 향상되는 것을 증명하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2013.05a
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• pp.93-96
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• 2013

모바일 환경에서 전력 손실이 중요한 문제 중 하나가 됨에 따라, MRAM과 플래시메모리와 같은 비 휘발성 메모리가 차세대 모바일 컴퓨터에 널리 사용될 것이다. 본 논문에서는 DRAM/MRAM 하이브리드 메인 메모리의 제한적인 쓰기 연산 성능을 고려한 효율적인 버퍼 캐시 기법을 연구했다. 제안한 기법은 MRAM 의 제한적인 쓰기 연산 성능을 고려하고 플래시 메모리 저장 장치의 삭제 연산 횟수를 최소화한다.

• Journal of the Institute of Electronics and Information Engineers
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• v.53 no.1
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• pp.36-42
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• 2016

In multi-level-cell based storage devices, TLC NAND has been employed solid state drive due to cost effectiveness. Since TLC has slow performance and low endurance compared with MLC, TLC based storage has adopted SLC buffer scheme to improve performance. To improve SLC buffer scheme, this paper proposes page overwriting method in SLC block. This method provides data updates without erase operation within a limited number. When SLC buffer area is filled up, FTL should execute copying valid pages and erasing it. The proposed method reduces erase counts by 50% or more compared with previous SLC buffer scheme. Simulation results show that the proposed SLC buffer overwrite method achieves 2 times write performance improvement.

• The Journal of the Korea Contents Association
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• v.10 no.6
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• pp.72-79
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• 2010

In this paper, we propose the data cache architecture with a write buffer for a 32bit asynchronous embedded processor. The data cache consists of CAM and data memory. It accelerates data up lood cycle between the processor and the main memory that improves processor performance. The proposed data cache has 8 KB cache memory. The cache uses the 4-way set associative mapping with line size of 4 words (16 bytes) and pseudo LRU replacement algorithm for data replacement in the memory. Dirty register and write buffer is used for write policy of the cache. The designed data cache is synthesized to a gate level design using $0.13-{\mu}m$ process. Its average hit rate is 94%. And the system performance has been improved by 46.53%. The proposed data cache with write buffer is very suitable for a 32-bit asynchronous processor.

• Journal of Internet of Things and Convergence
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• v.8 no.4
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• pp.9-15
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• 2022

NAND flash memory is used as a medium for various storage devices due to its high data processing speed with low power consumption. However, since the read processing speed of data is about 10 times faster than the write processing speed, various studies are being conducted to improve the speed difference. In particular, flash dedicated buffer management policies have been studied to improve write speed. However, SSD(solid state disks), which has recently been used for various purposes, is more vulnerable to read performance than write performance. In this paper, we find out why read performance is slower than write performance in SSD composed of NAND flash memory and study buffer management policies to improve it. The buffer management policy proposed in this paper proposes a method of improving the speed of a flash-based storage device by analyzing the pattern of read data and applying a policy of pre-reading data to be requested in the future from NAND flash memory. It also proves the effectiveness of the read-ahead policy through simulation.