• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.185-185
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• 2013

반도체 트랜지스터의 집적화 기술이 발달하고 소자가 나노미터 크기로 집적화 됨에 따라 문턱 전압의 변동, 높은 누설 전류, 문턱전압 이하에서의 기울기의 열화와 같은 단 채널 효과가 문제되고 있다. 이러한 문제점들은 비 휘발성 플래시 메모리에서 메모리 윈도우의 감소에 따른 retention 특성을 저하시킨다. 이중 게이트 구조의 metal-oxide-semiconductor field-effect-transistors (MOSFETs)은 이러한 단 채널 효과 중에서도 특히 문턱 전압의 변동을 억제하기 위해 제안되었다. 이중 게이트 MOSFETs는 상부 게이트와 하부 게이트 사이의 capacitive coupling을 이용하여 문턱전압의 변동의 제어가 용이하다는 장점을 가진다.기존의 플래시 메모리는 쓰기 및 지우기 (P/E) 동작, 그리고 읽기 동작이 채널 상부의 컨트롤 게이트에 의하여 이루어지며, 메모리 윈도우 및 신뢰성은 플로팅 게이트의 전하량의 변화에 크게 의존한다. 이에 따라 메모리 윈도우의 크기가 결정되고, 높은 P/E 전압이 요구되며, 터널링 산화막에 인가되는 높은 전계에 의하여 retention에서의 메모리 윈도우의 감소와 산화막의 물리적 손상을 초래하기 때문에 신뢰성 및 수명을 열화시키는 원인이 된다. 따라서 본 연구에서는, 상부 게이트 산화막과 하부 게이트 산화막 사이의 capacitive coupling 효과에 의하여 하부 게이트로 읽기 동작을 수행하면 메모리 윈도우를 크게 증폭시킬 수 있고, 이에 따라 동작 전압을 감소시킬 수 있는 이중 게이트 구조의 플래시 메모리를 제작하였다. 그 결과, capacitive coupling 효과에 의하여 크게 증폭된 메모리 윈도우를 얻을 수 있음을 확인하였고, 저전압 구동 및 신뢰성을 향상시킬 수 있음을 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.82-82
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• 2010

유기 쌍안정성 소자는 비휘발성 기억 소자 중에서 구조가 간단하고 제작비용이 저렴하며 유연성을 가지기 때문에 많은 연구가 진행되고 있다. 현재 유기물/무기물 나노복합소재를 사용하여 소자 성능 향상이 기억소자의 성능 향상을 위하여 여러 가지 유기물/무기물 나노복합소재를 사용하여 제작한 유기 쌍안정성 소자가 유연성을 가진 비휘발성 기억소자로 대두되고 있다. 본 연구에서는 ZnO 나노입자를 포함한 PMMA 복합층을 사용하여 제작한 유기 쌍안정성 기억소자를 제작하여 메모리 특성을 조사하였다. 이와 더불어 활성층에 효과적인 전하주입을 위하여 전극과 PMMA/ZnO 층 사이에 $C_{60}$ 층을 삽입한 구조를 가진 메모리 소자의 성능 향상에 대하여 연구하였다. Indium tin oxide 가 증착된 유리 기판위에 $C_{60}$ 층을 스핀코팅 방법으로 적층하였다. 1 wt% ZnO 나노입자와 1 wt% PMMA를 혼합하여 스핀코팅 방법으로 $C_{60}$ 층 위에 박막을 형성하였다. 그리고, 전극으로 Al을 열증착으로 형성하였다. $C_{60}$ 층이 있는 유기 쌍안정성 기억 소자와 $C_{60}$ 층이 없는 두 가지의 소자에 대하여 전류-전압 (I-V) 특성을 측정하여 각각의 소자에서의 전류 히스테리시스 현상이 발생하는 원인을 규명하였다. I-V 특성 결과와 전자적 구조를 사용하여 유기 쌍안정성 소자에서의 쓰기, 지우기 및 읽기 동작에 대한 과정을 설명하였다. 두 소자의 I-V 특성을 비교하므로 $C_{60}$ 층을 사용하여 유기 쌍안정성 소자의 성능이 향상됨을 알 수 있었다. 또한 $C_{60}$ 층을 사용하여 제작된 유기 쌍안정성 소자의 성능이 향상된 원인을 규명하였다.

• Journal of the Korea Society of Computer and Information
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• v.25 no.1
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• pp.29-36
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• 2020

Wear-leveling techniques and Error Correction Codes (ECCs) are essential for the improvement of the reliability and durability of flash memories. Low-Density Parity-Check (LDPC) codes have higher error correction capabilities than conventional ECCs and have been applied to various flash memory-based storage devices. Conventional wear-leveling schemes using only the number of Program/Erase (P/E) cycles are not enough to reflect the actual aging differences of flash memory components. This paper introduces an actual aging measurement scheme for flash memory wear-leveling using LDPC decoding information. Our analysis, using error-rates obtained from an flash memory module, shows that LDPC decoding information can represent the aging degree of each block. We also show the effectiveness of the wear-leveling based on the proposed scheme through wear-leveling simulation experiments.

• Journal of Digital Contents Society
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• v.16 no.4
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• pp.535-543
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• 2015

Recently, NAND flash based storage devices are being used as a storage device in various fields through hiding the limitations of NAND flash memory and maximizing the advantages. In particular, those storage devices contain a software layer called Flash Translation Layer(FTL) to hide the "erase-before-write" characteristics of NAND flash memory. FTL includes the metadata for managing the data requested from host. That metadata is stored in internal memory because metadata is very frequently accessed data for processing the requests from host. Thus, if the power-loss occurs, all data in memory is lost. So metadata management scheme is necessary to store the metadata periodically and to load the metadata in the initialization step. Therefore we proposed the scheme which satisfies the core requirements for metadata management and efficient operation. And we verified the efficiency of proposed scheme by experiments.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.467-467
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• 2013

유기물/무기물 나노복합체는 메모리, 트렌지스터, 발광 다이오드, 태양 전지 소자에 응용이 시도되고 있으나 유기물의 물리적인 특성 때문에 전류 전송 메커니즘 규명에는 충분한 연구가 진행되어 있지 못하다. 유기물/무기물 나노복합소재를 기반으로 차세대 광학소자나 비휘발성 메모리 소자에 대한 연구가 활발히 진행되고 있으며, 기억소자의 성능 향상을 위하여 여러 가지 유기물/무기물 나노복합소재를 사용하여 제작한 유기 쌍안정성 소자가 차세대 플렉서블 비휘발성 기억소자로 대두되고 있다. 유기 쌍안정성 소자는 비휘발성 기억 소자 중에서 구조가 간단하고 제작비용이 저렴하며 유연성을 가지기 때문에 많은 연구가 진행되고 있다. 많은 장점에도 불구하고 유기물에 관한 많은 연구가 이루어지지 않았기 때문에 소자의 동작특성, 재연성 등의 문제점이 있다. 본 연구에서는 유기 쌍 안정성 소자의 전기적 특성을 연구하기 위하여 ZnO 나노입자를 포함한 PMMA 복합층을 사용하여 소자를 제작하고 전기적 특성을 측정하였으며, 유기물/무기물 나노복합소재의 전류 전송 메커니즘을 이론적으로 규명하였다. 트랩밀도 변화가 유기 쌍안정성 소자에 미치는 영향을 연구하기 위하여 C60 층을 삽입하였고, 그 결과 C60이 삽입된 유기 쌍안정성 소자가 향상된 메모리 특성을 보였다. 소자의 제작은 Indium tin oxide가 증착된 유리 기판위에 C60 층을 스핀코팅 방법으로 적층하였다. ZnO 나노 입자와 PMMA를 혼합하여 스핀코팅 방법으로 C60층 위에 박막을 형성한 후, 전극으로 Al을 열증착으로 형성하였다. Space charge limitted current 메커니즘을 이용하여 simulation을 수행하였고 이를 current density - voltage (J-V) 특성과 비교 분석하였다. J-V 특성 결과, simulation결과, 소자의 구조를 통해 유기물/무기물 나노복합소재 기반 메모리 소자의 쓰기, 지우기 및 읽기 동작에 대한 과정을 설명하였다. 또한 C60층을 삽입한 유기물/무기물 나노복합소자를 이용하여 트랩 밀도 변화가 유기 쌍안정성 소자의 전기적 특성에 미치는 영향을 연구하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.21 no.10
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• pp.1827-1832
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• 2017

To observe the characteristics to be a resistive memory of $V_2O_5$ deposited by oxygen various gas flows and annealed, the hysteresis curves of $V_2O_5$ were analyzed. The good resistive memory was obtained from the electrical characteristics of $V_2O_5$ films with the Schottky contact as a result of electron-hole pair, and the oxygen vacancy generated from the annealing process contributes the high quality of Schottky contact and the formation of resistive memories. The balanced Schottky contacts owing to the oxygen vacancy effect as the result of an ionic reaction were formed at the $V_2O_5$ film annealed at $150^{\circ}C$ and $200^{\circ}C$ and the balanced Schottky contact with negative to positive voltages enhanced the electrical operation with write/erase states according to the forward or reverse bias voltages for the resistive memory behavior due to the oxygen vacancy.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.288-288
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• 2011

최근 Charge Trap Flash (CTF) Non-Volatile Memory (NVM) 소자가 30 nm node 이하로 보고 되면서, 고집적화 플래시 메모리 소자로 각광 받고 있다. 기존의 CTF NVM 소자의 tunnel layer로 쓰이는 SiO2는 성장의 용이성과 Si 기판과의 계면특성, 낮은 누설전류와 같은 장점을 지니고 있다. 하지만 단일층의 SiO2를 tunnel layer로 사용하는 기존의 Non-Valatile Memory (NVM)는 두께가 5 nm 이하에서 direct tunneling과 Stress Induced Leakage Current (SILC) 등의 효과로 인해 게이트 누설 전류가 증가하여 메모리 보존특성의 감소와 같은 신뢰성 저하에 문제점을 지니고 있다. 이를 극복하기 위한 방안으로, 최근 CTF NVM 소자의 Tunnel Barrier Engineered (TBE) 기술이 많이 접목되고 있는 상황이다. TBE 기술은 SiO2 단일층 대신에 서로 다른 유전율을 가지는 절연막을 적층시킴으로서 전계에 대한 민감도를 높여 메모리 소자의 쓰기/지우기 동작 특성과 보존특성을 동시에 개선하는 방법이다. 또한 터널링 절연막으로 유전률이 큰 High-K 물질을 이용하면 물리적인 두께를 증가시킴으로서 누설 전류를 줄이고, 단위 면적당 gate capacitance값을 늘릴 수 있어 메모리 소자의 동작 특성을 개선할 수 있다. 본 연구에서는 CTF NVM 소자의 trap layer로 쓰이는 HfO2의 두께를 5 nm, blocking layer의 역할을 하는 Al2O3의 두께를 12 nm로 하고, tunnel layer로 Si3N4막 위에 유전율과 Energy BandGap이 유사한 HfAlO와 ZrO2를 적층하여 Program/Erase Speed, Retention, Endurance를 측정을 통해 메모리 소자로서의 특성을 비교 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.159-160
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• 2012

지난 30년 동안 플래시 메모리의 주류 역할을 하였던 부유 게이트 플래시 메모리는 40 nm 기술 노드 이하에서 셀간 간섭, 터널 산화막의 누설전류 등에 의한 오동작으로 기술적 한계를 맞게 되었다. 또한 기존의 비휘발성 메모리는 동작 시 높은 전압을 요구하므로 전력소비 측면에서도 취약한 단점이 있다. 그러나 이러한 문제점들을 기존의 Si기반의 소자기술이 아닌 새로운 재료나 공정을 통해서 해결하려는 연구가 최근 활발하게 진행되고 있다. 특히, 플래시 메모리의 중요한 구성요소의 하나인 터널 산화막은 메모리 소자의 크기가 줄어듦에 따라서 SiO2단층 구조로서는 7 nm 이하에서 stress induced leakage current (SILC), 직접 터널링 전류의 증가와 같은 많은 문제점들이 발생한다. 한편, 기존의 부유 게이트 타입의 메모리를 대신할 것으로 기대되는 전하 포획형 메모리는 쓰기/지우기 속도를 향상시킬 수 있으며 소자의 축소화에도 셀간 간섭이 일어나지 않으므로 부유 게이트 플래시 메모리를 대체할 수 있는 기술로 주목받고 있다. 특히, TBM (tunnel barrier engineered memory) 소자는 유전율이 큰 절연막을 적층하여 전계에 대한 터널 산화막의 민감도를 증가시키고, 적층된 물리적 두께의 증가에 의해 메모리의 데이터 유지 특성을 크게 개선시킬 수 있는 기술로 관심이 증가하고 있다. 본 연구에서는 Si3N4/Ta2O5를 적층시킨 staggered구조의 tunnel barrier를 제안하였고, Si기판 위에 tunnel layer로 Si3N4를 Low Pressure Chemical Vapor Deposition (LPCVD) 방법과 Ta2O5를 RF Sputtering 방법으로 각각 3/3 nm 증착한 후 e-beam evaporation을 이용하여 게이트 전극으로 Al을 150 nm 증착하여 MIS- capacitor구조의 메모리 소자를 제작하여 동작 특성을 평가하였다. 또한, Si3N4/Ta2O5 staggered tunnel barrier 형성 후의 후속 열처리에 따른 전기적 특성의 개선효과를 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.368-368
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• 2012

무기물 나노입자를 포함하는 유기물/무기물 나노복합체는 플렉시블 전자 소자에 적용이 가능하기 때문에 차세대 비휘발성 메모리 소자에 대한 응용연구가 활발히 진행되고 있다. 본 논문에서는 $CuInS_2$ (CIS)/ZnS 코어-쉘 나노 입자를 포함한 poly(N-vinylcarbazole) (PVK) 고분자 박막을 기억 매체로 사용하는 유기 쌍안정성 소자(organic bistable devices, OBD) 메모리 소자를 제작하고 전기적 성질에 대하여 관찰하고 전하 수송 메카니즘에 대하여 규명하였다. 화학적 방법으로 형성한 CIS/ZnS 코어-쉘 나노 입자와 PVK를 toluene 용매에 녹인 후 초음파 교반기를 사용하여 나노 복합 소재를 형성하였다. 하부 전극으로 indium-tin-oxide (ITO)가 증착되어 있는 유리 기판 위에 나노 복합 소재를 스핀코팅 방법으로 도포한 후 열을 가해 잔류 용매를 제거하였다. CIS/ZnS 코어-쉘 나노 입자가 분산되어 있는 PVK 나노 복합 소재로 구성된 박막위에 상부 전극으로 Al을 열증착하여 메모리 소자를 제작하였다. 전류-전압 (I-V) 측정 결과에서 저전압에서는 전도도가 낮은 OFF 상태를 유지하다 어느 특정 양의 전압에서 전도도가 갑자기 증가하여 높은 전도도의 ON 상태로 전이되는 쌍안정성이 관찰되었다. 전류의 ON/OFF 비율은 약 $10^3$이며 역방향 바이어스를 가해주었을 때 특정 음의 전압에서 전도도가 ON 상태에서 OFF 상태로 전환되는 전형적인 OBD 메모리 소자의 I-V 특성을 나타났다. 메모리 전하 수송 메커니즘 분석 결과 쓰기 과정은 thermionic emission (TE), space-charge-limited-current (SCLS) 모델과 지우기 과정은 Fowler-Nordheim (FN) 터널링 모델로 설명이 되었다. 제작된 소자에 대해 기억 시간 측정 결과는 ON과 OFF 상태의 전류가 장시간에도 변화가 거의 없는 소자의 안정성을 보여주었다. 이 실험 결과는 CIS/ZnS 코어-쉘 나노 입자가 분산되어 있는 PVK 나노 복합 소재를 사용하여 안정성을 가진 OBD 메모리 소자를 제작할 수 있음을 보여주고 있다.

• Journal of the Institute of Electronics and Information Engineers
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• v.53 no.1
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• pp.43-50
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• 2016

NAND flash based storage devices adopts multi-channel and multi-way architecture to improve performance using parallel operation of multiple NAND devices. However, multiple NAND devices consume higher current and peak power overlap problem influences on the system stability and data reliability. In this paper, current waveform is measured for erase, program and read operations, peak current and model is defined by profiling method, and estimated probability of peak current overlap among NAND devices. Also, system level TLM simulator is developed to analyze peak overlap phenomenon depending on various simulation scenario. In order to remove peak overlapping, token-ring based simple power management method is applied in the simulation experiments. The optimal peak overlap ratio is proposed to minimize performance degradation based on relationship between peak current overlapping and system performance.