• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.213.2-213.2
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• 2015

모바일 기기의 성장세로 인해 낸드 플래시 메모리에 대한 수요가 급격히 증가하면서 높은 집적도의 소자에 대한 요구가 커지고 있다. 그러나 기존의 MOSFET 구조의 소자는 비례 축소에 의한 게이트 누설 전류, 셀간 간섭, 단 채널 효과 같은 여러 어려움에 직면해 있다. 특히 트윈 실리콘 나노 와이어 전계 효과 트랜지스터 (TSNWFETs)는 소자의 크기를 줄이기 쉬우며 게이트 비례 축소가 용이하여 차세대 메모리 소자로 각광받고 있다. 그러나 TSNWFETs의 공정 방법과 실험적인 전기적 특성에 대한 연구는 많이 이루어 졌지만, TSNWFETs의 전기적 특성에 대한 이론적인 연구는 많이 진행되지 않았다. 본 연구는 직경의 크기가 다른 나노 와이어를 사용한 TSNWFETs의 전기적 특성에 대해 이론적으로 계산하였다. TSNWFETs과 실리콘 나노 와이어를 사용하지 않은 전계 효과 트랜지스터(FET)를 3차원 시뮬레이션 툴을 이용하여 계산하였다. TSNWFETs와 FETs의 드레인 전류와 문턱전압 이하 기울기, 드레인에 유기된 장벽의 감소 값, 게이트에 유기된 드레인 누설 전류 값을 이용하여 전류-전압 특성을 계산하였다. 이론적인 결과를 분석하여 TSNWFETs의 스위칭 특성과 단 채널 효과를 최소화하는 특성 및 전류 밀도를 볼 수 있었으며, 나노 와이어의 직경이 감소하면 증가하는 드레인에 유기된 장벽의 감소를 볼 수 있었다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.12
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• pp.2892-2898
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• 2015

We propose a new Double-Independent-Gate Ambipolar Silicon-Nanowire Field Effect Transistor(DIG Ambi-SiNWFET). The proposed transistor has two types of gate such as polarity gate and control gate. The polarity gate determines the operation that the gate bias controls NMOSFET or PMOSFET. The voltage of control gate controls the current characteristic of the transistor. We investigated systematically work functions of the two gates and source/drain to operate ambipolar current-voltage characteristics using 2D device simulator. When the work functions of polarity gate, control gate and source/drain are 4.75eV, 4.5eV, and 4.8eV, respectively, it showed the obvious ambipolar characteristics.

• Proceeding of EDISON Challenge
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• 2016.03a
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• pp.365-367
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• 2016

나노와이어 FET은 natural length가 작아 단채널 효과가 MOSFET에 비해 줄어든다는 장점이 있어 미래의 소자 구조로 주목 받고 있다. 그런데 나노와이어 FET을 공정할 때 채널 etching에서 채널이 완벽하게 원형 구조를 가지는 것이 어렵다. 본 논문에서는 gate-all-around 실리콘 나노와이어 FET의 aspect ratio에 따른 트랜지스터의 특성 변화를 알아 보았다. 시뮬레이션 결과, aspect ratio가 작을수록 나노와이어 FET에서의 단채널 효과가 줄어드는 경향을 보였다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2011.05a
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• pp.36.1-36.1
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• 2011

1차원 양자 구속 효과로 인해 우수한 전하 전송 특성을 갖는 나노선을 차세대 전자소자에 응용하기 위한 일환으로, 실리콘 기판 상에 동일한 실리콘 나노선을 성장하고 이의 미세구조 특징을 분석하였다. 실리콘 나노선은 Au 시드층을 형성한 후 화학기상증착법을 이용한 VLS (vapor-liquid-solid) 공법으로 성장시켰으며, 시드층의 크기에 따른 나노선의 구조 특성을 이미지 프로세싱을 통해 통계분석하였다. 성장된 실리콘 나노선의 결정구조와 성분을 고해상도 투과전자현미경과 EDAX를 이용하여 분석하였으며, 성장 온도 조건에 따른 나노선의 morphology 특성도 실시하였다. 그 결과 Au 시드층의 성분이 나노선과 기판의 계면에서 상당 부분 잔류함과, 성장된 나노선에는 쌍정 결함(twin defect) 등의 결정구조 변화가 수반됨을 알 수 있었다. 또한 금속 시드층의 평균 입도와 성장 온도 및 소스 가스 유량 조절함으로써 실리콘 나노선의 직경과 길이를 최적화 할 수 있었다. 이를 통해 향후 공정 스케일 다운의 한계 상황에 도달하고 있는 반도체 트랜지스터 소자를 대체할 수 있는 나노선 반도체 소자에 대한 공정기술 개발과 이를 이용한 다양한 응용 분야도 동시에 제시할 수 있게 되었다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.9
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• pp.1771-1777
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• 2016

In this thesis, the breakdown voltage characteristics of silicon nanowire N-channel GAA MOSFETs were analyzed through experiments and 3-dimensional device simulation. GAA MOSFETs with the gate length of 250nm, the gate dielectrics thickness of 6nm and the channel width ranged from 400nm to 3.2um were used. The breakdown voltage was decreased with increasing gate voltage but it was increased at high gate voltage. The decrease of breakdown voltage with increasing channel width is believed due to the increased current gain of parasitic transistor, which was resulted from the increased potential in channel center through floating body effects. When the positive charge was trapped into the gate dielectrics after gate stress, the breakdown voltage was decreased due to the increased potential in channel center. When the negative charge was trapped into the gate dielectrics after gate stress, the breakdown voltage was increased due to the decreased potential in channel center. We confirmed that the measurement results were agreed with the device simulation results.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.409-409
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• 2012

최근 나노크기의 미세구조 가공기술이 발달함에 따라 다양한 응용을 위한 나노소재/구조가 활발히 연구 되고 있다[1]. 그 중에서 실리콘 나노선은 태양전지, 메모리, 트랜지스터 그리고 광 공진기에 쓰일 수 있는 소재로서 기존의 실리콘 가공기술을 바로 사용할 수 있을 뿐 아니라[2], 비용 면에서 탁월한 잇점이 있기 때문에 주목 받고 있는 소재이다. 실리콘 나노선의 물리적 특성을 연구하기 위한 많은 연구가 진행되었지만, 매우 작은 크기와 높은 표면적-부피비율로 인해 생긴 독특한 특징을 완전히 이해하기에는 아직 부족한 점이 많다. 실리콘 나노선의 전류-전압특성에 영향을 미치는 요소는 도핑농도, 표면상태, 채널의 크기 등으로 다양한데, 이번 연구에서는 실리콘 나노선의 표면환경이 공기와 물 두 종류로 매질에 접하고 있을 경우에 대하여 각각 전류-전압을 측정하였다. 물이 공기와 다른 점은 크게 두 가지로 볼 수 있다. 첫째로 물의 경우에는 물에 용해된 수소이온과의 화학반응을 통하여 실리콘 표면전하가 유도되며 pH 값에 민감하게 변화한다. 둘째로 물의 유전율은 공기의 80배로서 표면부근에서의 전기장분포가 많이 왜곡된다. 이를 위하여 SOI를 기반으로 채널길이 $5{\mu}s$, 두께 40 nm, 너비 100 nm인 실리콘 나노선을 일반적인 반도체공정을 사용하여 제작하였다. 나노선의 전기적 특성 실험은 Semiconductor Parameter Analyzer (Agilent, 4155C)를 사용하여 전류-전압특성을 표면 상태를 변화시키면서 측정하였다. 실험을 통해 실리콘 나노선은 물과 공기 두 가지 표면환경에 따라 전류-전압특성이 확연히 변화하는 것을 볼 수 있었다. 동일한 전압 바이어스에서 표면에 물이 있을 때가 공기 있을 때 보다 훨씬 증가한 전류를 얻을 수 있었고(3V에서 약 2배), 비선형적인 전류-전압특성이 나타남을 관찰하였다. 본 발표에서는 이러한 실험결과를 표면에서의 전하와 정전기적인 효과로서 정성적으로 설명하고, 전산모사결과와 비교분석 하고자 한다.

• Journal of IKEEE
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• v.13 no.2
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• pp.126-131
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• 2009

To overcome short channel effects, wrap-around field effect transistors have drawn a great deal of attention for their superior electrostatic coupling between the channel and the surrounding gate electrode. In this paper, we introduce a bottom-up technique to fabricate a wrap-around field effect transistor using silicon nanowires as the conduction channel. Device fabrication was consisted mainly of electron-beam lithography, dielectrophoresis to accurately align the nanowires, and the formation of gate electrode using electrochemical deposition. The electrolyte for electrochemical deposition was made up of non-toxic organic-based solution and liquid nitrogen was used as a method of maintaining the shape of polymethyl methacrylate(PMMA) during the process of electrochemical deposition. Patterned PMMA can be used as a nano-template to produce wrap-around gate nano-structures.

• Journal of the Korean Society for Precision Engineering
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• v.30 no.1
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• pp.128-133
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• 2013

Si Nanowire (Si-NW) arrays were fabricated by top-down method. A relatively simple method is suggested to fabricate suspended silicon nanowire arrays. This method allows for the production of suspended silicon nanowire arrays using anisotropic wet etching and conventional MEMS method of SOI (Silicon-On-Insulator) wafer. The dimensions of the fabricated nanowire arrays with the proposed method were evaluated and their effects on the Field Effect Transistor (FET) characteristics were discussed. Current-voltage (I-V) characteristics of the device with nanowire arrays were measured using a probe station and a semiconductor analyzer. The electrical properties of the device were characterized through leakage current, dielectric property, and threshold voltage. The results implied that the electrical characteristics of the fabricated device show the potential of being ion-selective field effect transistors (ISFETs) sensors.