• Proceedings of the IEEK Conference
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• 2003.07a
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• pp.374-377
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• 2003

In this paper, a performance evaluation model of the Fat-Tree network with the multiple-buffered crossbar switches is proposed and examined. Buffered switch technique is well known to solve the data collision problem in the switch network The proposed evaluation model is developed by investigating the transfer patterns of data packets in a switch with output-buffers. Steady state probability concept is used to simplify the analyzing processes. Two important parameters of the network performance, throughput and delay, are then evaluated. To validate the proposed analysis model, the simulation is carried out on the various sizes of Fat-tree networks that use the multiple a$\times$b buffered crossbar switches. It is observed that both analysis and simulation results are match closely.

• Journal of the Korea Society for Simulation
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• v.8 no.4
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• pp.1-8
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• 1999

This paper proposes an ATM switch architecture called Output Queued Batcher-Banyan switch (OQBBS). It consists of a Sorting Module, Expanding Module, and Output Queueing Modules. The principles of channel grouping and output queueing are used to increase the maximum throughput of an ATM switch. One distinctive feature of the OQBBS is that multiple cells can be simultaneously delivered to their desired output. The switch architecture is shown to be modular and easily expandable. The performance of the OQBBS in terms of throughput, cell delays, and cell loss rate under uniform random traffic condition is evaluated by computer simulation. The throughput and the average cell delay are close to the ideal performance behavior of a fully connected output queued crossbar switch. It is also shown that the OQBBS meets the cell loss probability requirement of $10^{-6}$.

• Proceedings of the IEEK Conference
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• 2001.06a
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• pp.383-386
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• 2001

This paper presents a novel multicast architecture for shared multibuffer ATM switch, which is tailored for throughput enhancement in multicast environments. The address queues for multicast cells are separated from those for unicast cells to arbitrate multicast cells independently from unicast cells. Three read cycles are carried out during each cell slot and multicast cells have chances to be read from shared buffer memory(SBM) in the third read cycle provided that the shared memory is not accessed to read a unicast cell. In this architecture, maximum two cells are queued at each fabric output port per time slot and output mask choose only one cell. Extensive simulations are carried out and it shows that the proposed architecture has enhanced throughput comparing with other multicast schemes in shared multibuffer switch architecture.

• Journal of Korea Society of Industrial Information Systems
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• v.3 no.1
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• pp.79-92
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• 1998

일반 병렬처리 시스템(General Purpose Multiprocessors) 과는 달리, 병렬 트랜잭션(Transaction)처리 시스템의 성능은 메모리의 계층구조와 입출력 시스템의 구조 등에 크게 영향을 받는 특징을 갖는다. 본 논문은 입출력 노드의 성능 분석에 주안점을 두고 전체 시스템에서의 입출력 노드의 개수, 병렬 디스크의 개수 및 상호연결망(Interconnection Network)과의 접속을 제공하는 스위치의 처리 용량 등의 인수들이 SPAX 병렬 트랜잭션 처리 시스템의 성능에 미치는 영향에 대한 분석 내용을 기술한다. 본 연구에서는 벤치마크로는 병렬 트랜잭션 시스템의 성능 평가에 주로 사용되고 있는 TPC-C 벤치마크를 사용하며 모의 입력(Synthetic workload)을 통한 성능분석을 수행하였다. 본 연구는 입출력 노드에 부하가 많이 걸릴 경우 패킷을 크리에 따라 시스템의 성능에 큰 영향을 미치며, 반면에 입출력노드내의 상호연결망의 접속을 제공하는 XNIF 의 데이터 버퍼 개수의 증가는 시스템의 성능 향상에 전혀 기여를 하지 않음을 보여준다. 이는 시스템의 성능향상을 위해서는 패킷 전송 경로상의 모든 시스템 요소의 성능 향상이 병행되어야 함을 보여준다. 마지막으로는 프로세싱노드와 입출력노드의 처리능력의 균형이 병렬 트랜잭션시스템의 설계에 있어서 매우 중요하다는 점을 보여준다.

• Proceedings of the Korea Society for Industrial Systems Conference
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• 1997.11a
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• pp.165-180
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• 1997

일반 병렬 처리 시스템(General Purpose Multiprocessors)과는 달리, 병렬 트랜잭션(Transaction) 처리 시스템의 성능은 메모리의 계층구조와 입출력 시스템의 구조 등에 크게 영향을 받는 특징을 갖는다. 본 논문은 입출력 노드의 성능 분석에 주안점을 두고 전제 시스템에서의 입출력 노드의 개수, 병렬 디스크의 개수 및 상호연결망(Interconnection Network)과의 접속을 제공하는 스위치의 처리 용량 등의 인수들이 SPAX 병렬 트랜잭션처리 시스템의 미치는 성능의 평가 및 분석에 대한 연구 내용 기술한다. 본 연구에서는 벤치마크로는 병렬 트랜잭션 시스템의 성능 평가에 주로 사용되고 있는 TPC-C 벤치마크를 사용하며 모의 입력(Synthetic workload)을 통한 성능분석을 수행하였다. 본 연구는 입출력노드에 부하가 많이 걸릴 경우 패킷의 크기에 따라 시스템의 성능에 큰 영향을 미치며, 반면에 입출력 노드내의 상호연결망의 접속(Interface)을 제공하는 XNIF의 데이터 버퍼 개수의 증가는 시스템의 성능 향상에 기여를 하지 않음을 보여준다. 이는 시스템의 성능향상을 위해서는 패킷 전송 경로상의 모든 시스템 요소의 성능 향상이 병행되어야 함을 보여준다. 마지막으로 프로세싱노드와 입출력노드의 처리능력의 균형이 병렬 트랜잭션 시스템의 설계에 있어서 매우 중요함을 보여준다.

• Proceedings of the Korea Society for Industrial Systems Conference
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• 1997.11a
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• pp.147-161
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• 1997

In the future, the performance of B-lSDN offering the multimedia and a various service depends on the performance of switch that is the important factor consisting of network. Bufferless banyan network consisted of MIN(multistage interconnection network) selected for- the fabric of ATM switch and has a limitation of performance because of blocking. Input buffered banyan networks with FIFO(first-in first-out) buffering scheme for the reduction of blocking and the cell bypass queueing theory for the reduction of HOL(head of line) blocking were seperately compared of the performance of switch. Specially input buffered banyan networks were applied monotonic buffering scheme that was proposed. As a result of simulation, Buffered Banyan Network with cell bypass queueing theory showed better performance than FIFO type input buffered Banyan network. Monotonic increase buffering scheme showed better performance than Monotonic decrease buffering scheme.

• Proceedings of the Korea Society for Simulation Conference
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• 1998.10a
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• pp.147-150
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• 1998

ATM 환경의 다양한 QOS를 갖는 트래픽의 우선순위제어를 위해, ATM 스위치의 출력 버퍼에 저장되는 셀의 큐메카니즘을 제안하였다. 제안한 큐 방식은 가변큐공유(VQS4 : Variable Queue Sharing with 4 queue)방식으로서 기존의 고정 큐 방식의 문제점인 버스트 트래픽으로 인한 큐 오버플로우의 문제점을 개선하기 위해 CBR 큐, VBR-rt큐, VBR_nrt 큐, ABR 큐의 영역을 가변적으로 공유하여 큐 자원의 이용율을 최대화시킴으로써 순간 버스트 트래픽 유입으로 인한 셀손실율을 최소화시킬 수 있는 특성을 제공한다. VQS4 방식의 성능을 평가하기 위해 버스트 특성이 강한 트래픽 패턴을 이용하여 고정 큐를 이용한 HOL과 제안 방식인 VQS4의 셀손실률 및 평균 지연률을 비교하였으며 시뮬레이터는 Visual Slam 2.0(AweSim)을 이용하여 작성했다.

• Electronics and Telecommunications Trends
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• v.14 no.1 s.55
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• pp.24-35
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• 1999

90년도 들어 WWW의 등장과 함께 TCP/IP를 이용하는 인터넷의 폭발적인 사용증가로 인해 TCP/IP를 ATM 네트워크에서 사용하기 위한 연구가 필요하게 되었다. 현재 IP의 제한적인 기능 및 여러 가지 오버헤드로 인해 ATM 네트워크에서 IP를 효율적으로 운용하는데 많은 문제가 따르고 있다. 현재까지의 연구로는 ABR 또는 UBR 위에서 TCP/IP를 서비스하는 방안이 제시되고 있고, ABR을 TCP/IP의 전송수단으로 사용하는 경우 발생될 수 있는 문제점 및 스위치에서의 버퍼 요구량 등에 대한 연구가 진행되어 왔다. 본 연구에서는 HTTP 트래픽이 갖는 특성으로 인해 TCP/ABR이 가질 수 있는 문제점을 도출하고 해결책을 제시했다. 향후에 제시된 방법들의 성능은 시뮬레이션 및 큐잉 이론 등을 이용한 해석이 필요하다.

• Journal of the Korean Institute of Telematics and Electronics A
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• v.33A no.4
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• pp.68-77
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• 1996

In this paper, we investigate the effect of a LAN traffic on the performance of a shared buffer ATM switch andIWF (interworking function )on a LAN environment through simulations. Firstly, the delay and the buffer occupancy of the switch and IWF are mesured according to the proportion of the LAN traffic to the traffic generated by gernoulli process. Secondly, we investigate the behavior of the switch in the case that LAN traffic is concentrated to a connectionless server, and the effect of LAN traffic shaping at IWF on the delay and the buffer occupancy of the switch.

• Proceedings of the Korea Institute of Applied Superconductivity and Cryogenics Conference
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• 2003.10a
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• pp.113-116
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• 2003

Confluence buffers and single flux quantum (SFQ) switches are essential components in constructing a high speed superconductive Arithmetic Logic Unit (ALU). In this work, we developed a SFQ confluence buffer and an SFQ switch. It is very important to optimize the circuit parameters of a confluence buffer and an SFQ switch to implement them into an ALU. The confluence buffer that we are currently using has a small bias margin of $\pm$11％. By optimizing it with a Josephson circuit simulator, we improved the design of confluence buffer. Our simulation study showed that we improved bias global margin of 10％ more than the existent confluence buffer. In simulations, the minimal bias margin was $\pm$33％. We also designed, fabricated, and tested an SFQ switch operating in a DC mode. The mask layout used to fabricate the SFQ switch was obtained after circuit optimization. The test results of our SFQ switch showed that it operated correctly and had a reasonably wide margin of $\pm$15％.