• 전자공학회논문지
• /
• 제50권1호
• /
• pp.157-165
• /
• 2013

본 논문에서는 리프팅 기반 일차원 (9,7) 이산 웨이블렛 변환(Discrete Wavelet Transform, DWT) 필터에 대한 효율적인 디지트 시리얼 VLSI 구조를 제안하였다. 제안한 구조는 연산을 디지트 단위로 처리하여 하드웨어 자원 소모량을 줄이고 승산기를 단순한 쉬프트와 덧셈 연산으로 대체하여 하드웨어를 최소화하였다. 적절한 데이터 비트할당을 위하여 PSNR을 분석하였고 이에 따라 입 출력 및 내부 데이터에 대한 비트를 정하였다. recursive folding 방식의 스케줄링을 적용할 때에 피드백에 의한 데이터 레이턴시로 인한 성능저하가 되지 않도록 설계하였다. 제안된 구조는 디지트 시리얼 구조를 통해 적은 하드웨어 자원을 사용하면서 100% 하드웨어 효율을 유지할 수 있도록 설계함으로써 하드웨어 비용과 성능을 동시에 고려하였다. 제안된 구조는 VerilogHDL로 모델링 하여 검증하였고 Synopsys사의 Design Compiler로 동부하이텍 0.18um 표준 셀 라이브러리를 사용하여 합성하였으며 2 input NAND 게이트 기준 3,770개의 게이트 수와 최대 동작주파수 330MHz의 결과를 얻었다.

• 전자공학회논문지
• /
• 제53권4호
• /
• pp.106-114
• /
• 2016

본 논문에서는 VP9 디코더에 대한 행렬 기반의 정수형 역변환 구조를 제안한다. 제안하는 구조는 DCT(Discreste Cosine Transform), ADST(Asymmetric Discrete Sine Transform) 그리고 WHT(Walsh-Hadamard Transform)에 대한 알고리즘을 공유하며 버터플라이구조보다 하드웨어 리소스를 줄이고 제어하기 쉬운 하드웨어 구조이다. VP9 구글 모델 내 정수형 역변환은 버터플라이구조 기반의 정수형 역변환 구조를 가진다. 일반적인 버터플라이구조와는 달리 구글모델 내 정수형 역변환은 각 단계마다 라운드 쉬프트 연산기를 가지며, 비대칭 구조의 사인 변환을 포함한다. 따라서 제안하는 구조는 모든 역변환 모드에 대해 행렬계수 값을 근사하고, 이 계수 값을 이용하여 행렬연산 방식을 사용한다. 본 논문의 기술을 사용하면 역변환 알고리즘에 대한 모드별 동작 공유 및 버터플라이구조에 비해 곱셈기 수를 2배가량 감소시킬 수 있다. 그래서 하드웨어 리소스를 효율적으로 관리가 가능해진다.

• 정보보호학회논문지
• /
• 제12권3호
• /
• pp.49-59
• /
• 2002

이동 통신에서의 보안은 전자 거래가 급증함에 따라 더욱 중요하게 되었다. 무엇보다도 이동 통신 환경에 적합한 인증 및 키 합의는 보안의 필수 조건이다. 이를 위하여 Diffie-Hellman, EIGamal 등의 공개키 암호 시스템을 기반으로 하는 프로토콜이 제안되었으며, 이들은 대수학의 기반 아래 이산 대수 문제 어려움을 바탕으로 이뤄지는데, 연산 속도가 느리고 키 길이가 길어 이동 통신 환경에 적용하기에는 많은 제약점이 있다. 본 논문에서는 이동 통신 환경의 제약점인 제한된 자원들, 제한된 계산력, 제한된 대역폭을 극복할 수 있는 NTRU 기반의 인증 및 키 합의 프로토콜을 제안한다. 이는 잘려진 다항식 환(truncated Polynomial ing)에서 작은 수의 덧셈과 쉬프트 연산만 행하기 때문에 속도가 빠르며 키 생성이 용이하고 쉽다. 또한 NTRU 래티스 상에서의 짧은 벡터 찾는 어려운 문제(SVP/CVP)로 인해 보안성이 강하여 안전하다.

• 방송공학회논문지
• /
• 제1권2호
• /
• pp.108-117
• /
• 1996

본 논문에서는 HDTV 신호를 디지털 VTR에 저장하기 위한 웨이브렛 변환 기반 압축 방법을 제안하였다. 웨이브렛 기반 압축 방법은 기존에 잘 알려져 있는 DCT를 기반으로 한 압축 방법과는 다르게 낮은 주파수 영역에서 공간 영역의 정보를 그대로 유지하고 있다. 그러므로 웨이브렛 기반 압축 방법의 이러한 특성은 VTR의 편집 및 변속 기능에 매우 적합하다. 또한 본 논문에서 사용한 웨이브렛 변환 필터는 쉬프트 연산과 덧셈만으로 곱셈을 대체할 수 있으므로 계산상의 복잡도를 감소시킬 수 있었다. 4:1 정도 압축시 복원된 HDTV 신호는 방송용으로 사용하기에 충분한 화질을 유지했다.

• 한국콘텐츠학회논문지
• /
• 제14권3호
• /
• pp.11-21
• /
• 2014

다중 스케일 영상 분할은 영상 스타일링과 의료진단과 같은 여러 응용에서 매우 중요하다. 이 논문은 다중 스케일 구조를 확보하며 안정적이고 효율적인 MSER에 기반을 둔 새로운 알고리즘을 제안한다. 이 알고리즘은 영상에서 MSER를 수집한 후, 이것들을 특정한 순서대로 영상에 다시 그려 넣음으로써 영상을 분할한다. 영상 경계를 평활화하고 잡음을 제거하기 위한 계층적 모폴로지 연산을 제안한다. 알고리즘의 다중 스케일 특성을 보이기 위해, 여러 종류의 상세 단계 제어의 효과를 영상 스타일링에 적용한다. 제안한 기법은 이러한 효과를 시간이 많이 걸리는 다중 가우시언 평활화없이 수행한다. 분할 품질과 계산 시간 측면에서 민쉬프트-기반 Edison 시스템과 비교 결과를 제시한다.

• 스마트미디어저널
• /
• 제3권1호
• /
• pp.39-45
• /
• 2014

제곱연산은 승수와 피승수가 동일한 곱셈의 특수한 경우로 병렬 제곱기의 부분곱 행렬에서 부분곱 비트들은 대칭을 이룬다. 이런 특성을 이용하여 부분곱을 폴딩(folding), 쉬프트, 재배열하여 부분곱 비트의 수와 부분곱 행렬의 최대높이들 감소시킨다. 본 논문에서는 제어신호에 따라 unsigned와 signed 제곱기로 동작하는 겸용 제곱기의 효율적인 설계 방법을 제안한다. 기존 겸용 제곱기와 달리 자리수(weight)가 다른 특정 부분곱 비트들의 덧셈에 대해 덧셈기를 사용하지 않고 계산하는 방법을 제안한다. 시뮬레이션을 통해 제안한 겸용 제곱기는 기존 겸용 제곱기와 비교하여 면적은 약 18%, 지연시간(propagated delay time)은 약 11%, 전력소모는 약 9% 감소시킬 수 있음을 보인다.

• 대한전자공학회논문지TC
• /
• 제42권12호
• /
• pp.77-84
• /
• 2005

OFDM(Orthogonal Frequency Division Multiplexing) 및 SC-CP(Single Carrier with Cyclic Prefix) 방식은 문선 분야에서 각기 각광받고 있으며, 두 방식 모두 주파수 영역에서 효율적인 등화를 수행할 수 있는 장점을 지니고 있다. 무선 채널의 도플러 쉬프트 현상이 수반되는 경우 등화기만으로 온전히 왜곡 보상이 여의치 않을 수 있으며, 이에 따라 위상에러 추적회로와 등화기를 연동시켜 성능 향상을 도모할 수 있다. 본 논문에서는 평균위상에러의 효과를 기술하였고, 결정지향 방식의 평균위상 에러 추적회로와 proportional 등화기를 연동한 성능을 설계하였다. 아울러 시뮬레이션 결과를 통해 시스템의 성능 저하를 최소화하면서 추적회로의 연산 부담을 줄일 수 있음을 제시하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2014년도 추계학술대회
• /
• pp.271-274
• /
• 2014

본 논문에서는 UHD급 영상의 실시간 처리를 위한 고성능 HEVC(High Efficiency Video Coding) SAO(Sample Adaptive Offset) 부호화기의 효율적인 하드웨어 구조를 제안한다. SAO는 HEVC에서 새롭게 채택된 루프 내 필터 기술 중 하나이다. 본 논문에서 제안하는 SAO 부호화기 하드웨어 구조는 메모리 접근 최소화 및 화소들의 처리를 간소화하기 위해 three-layered buffer를 사용한다. 또한 연산시간 및 연산량을 줄이기 위해서 4개의 화소들을 병렬적으로 에지 오프셋과 밴드 오프셋으로 분류하며, 화소들의 분류와 SAO 파라메터 적용을 2단계 파이프라인 구조로 구현하고, 하드웨어 면적을 줄이기 위해서 덧셈과 뺄셈, 쉬프트 연산, 그리고 재귀 비교기만을 사용한다. 본 논문에서 제안하는 SAO 부호화기 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.18{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 180k개의 게이트로 구현되었다. 또한, 110MHz의 동작주파수에서 4K UHD급 해상도인 $4096{\times}2160@30fps$의 실시간 처리가 가능하다.

• 대한전자공학회논문지SD
• /
• 제45권9호
• /
• pp.65-70
• /
• 2008

FIR 필터에서 곱셈기는 대부분의 면적을 차지한다. FIR 필터의 설계시 개별적인 곱셈기 대신 Common Subexpression Elimination(CSE) 알고리즘을 이용하여 덧셈만으로 곱셈기를 구현할 수 있다. CSE방식은 곱셈을 이용하지 않기 때문에 보다 작은 면적으로 필터를 구현할 수 있으나 덧셈에서 발생하는 캐리의 긴 전파 시간으로 인하여 필터 연산시간이 길어지는 단점이 있다. 특히 더해지는 항의 쉬프트가 클수록 부호 확장이 많아지며 부호확장에 의해 덧셈의 면적이 커지고 계산 시간이 길어진다. 본 논문에서는 CSE 알고리즘에서 부호 확장 부분을 제거하는 방법을 제안하며 제안한 알고리즘을 이용하여 주어진 예제를 삼성 0.35u 공정으로 설계하였을 때 기존 설계 방법 보다 면적, 속도, 파워소모에서 각각 17%, 31%, 12% 의 이득이 있음을 보인다.

• 대한전자공학회논문지SD
• /
• 제39권12호
• /
• pp.1062-1070
• /
• 2002

본 논문은 가변길이 다중비트 코딩 알고리듬을 제안하고 DCT/IDCT(이산여현변환/역이산여현변환)설계에의 적용 과정을 제시한다 가변길이 다중 비트 코딩은 일반적인 Booth's알고리듬과 같이 중첩에 의한 다중비트 코딩을 가변적인 방법을 사용하여 그 중 2의 멱승이 되는 부분 즉 2k의 SD(Signed Digit)을 생성하는 방법이다. 이렇게 발생된 SD는 곱셈에 있어서 2k의 부분적(Partial Product)을 생성하게 되고 이로 인해 필요한 하드웨어는 단순한 덧셈기와 쉬프트 연산에 필요한 플립플롭만 필요하게 되므로 설계과정에 있어서 칩의 면적과 속도 면에서 효율적인 방법이다. 본 논문에서는 이 알고리듬의 정의 및 증명과정과 실제 알고리듬 적용을 위한 DCT/IDCT의 설계방법을 논의하고 제작한 IDCT의 결과에 대해 논의한다. 설계된 IDCT칩은 병렬 고속 처리를 위한 8개의 PE(Processing Element)와 하나의 전치 메모리를 사용한 방법으로 54MHz에서 400Mpixels/sec의 동작속도를 가지며 HDTV 및 MPEG 디코더에 적용하여 동작을 검증하였다.