• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2005년도 가을 학술발표논문집 Vol.32 No.2 (1)
• /
• pp.952-954
• /
• 2005

D-클래스는 $n{\times}n$ 불리언 행렬의 집합에서 특정 관계(relation)에 따딸라 동치(equivalent) 관계에 있는 불리언 행렬의 집합으로 구성된다. D-클래스 계산은 $n{\times}n$ 불리언 행렬의 전체 집합을 대상으로 이 집합에서 조합할 수 있는 모든 두 $n{\times}n$ 불리언 행렬 사이의 곱셈을 기본적으로 요구한다. 그러나 불리언 행렬에 대한 대부분의 연구는 두 개의 불리언 행렬에 대한 효율적인 곱셈에 집중되었으며 모든 $n{\times}n$ 불리언 행렬 사이의 곱셈에 대한 연구는 최근에야 소수가 보이고 있다. 두개의 $n{\times}n$ 불리언 행렬 곱셈에 대해 최적화된 알고리즘은 현재 알려져 있으나, 모든 $n{\times}n$ 불리언 행렬 사이의 곱셈에 대해 제시된 알고리즘은 아직 실행시간이 크게 향상되지 못하고 있으며 많은 개선과 연구가 필요하다. 본 논문은 개별적인 $n{\times}n$ 불리언 행렬 곱셈 대신 하나의 $n{\times}n$ 불리언 행렬과 불리언 행렬 집합과의 곱셈을 다루고 또한 이 곱셈에서 계산되는 모든 $n{\times}n$ 불리언 행렬을 집합으로 표현하는 방법을 통해 D-클래스 계산을 보다 효율적으로 할 수 있는 알고리즘에 대해 논한다.

• 정보보호학회논문지
• /
• 제18권3호
• /
• pp.45-50
• /
• 2008

유한체 연산기는 생성 기약다항식과 원소의 표현 방법에 따라 효율성에 많은 영향을 받는다. 본 논문에서는 홀수 소수 p에 대한 확장체 GF$(p^n)$ 위의 곱셈에 대한 두 가지 직렬곱셈기를 제안한다. 기약 이항 다항식을 이용한 직렬 곱셈기는 (2n+5)개의 레지스터, 2개의 MUX, 2개의 GF(p)곱셈기, 1개의 GF(p) 덧셈기를 사용하여 $n^2+n$ 클럭 싸이클 이후에 곱셈 결과를 얻는 구조이다. 기약 AOP를 이용한 직렬 곱셈기는 (2n+5)개의 레지스터, 1개의 MUX, 1개의 GF(p)곱셈기, 1개의 GF(p) 덧셈기를 사용하여 $n^2$+3n+2 클럭 싸이클 이후에 곱셈결과를 얻는다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (A)
• /
• pp.135-138
• /
• 2006

본 논문에서는 텍스처 매핑을 처리하기 위한 텍스처 유닛 하드웨어 설계에 효율적인 새로운 유동형 소수점 포맷을 제안한다. 기존 고정 소수점 포맷은 하드웨어가 간단한 반면 고품질 텍스처 처리를 수행할 경우 오버플로우/언더플로우가 발생하며 부동 소수점 포맷은 이를 해결할 수 있으나 하드웨어가 복잡하다. 제안한 방식은 오버플로우/언더플로우를 해결하면서 부동소수점보다 하드웨어 크기를 줄여서 본 포맷을 적용한 가산기는 부동소수점보다 26% 작으며 곱셈기는 고정/부동 소수점보다 절반 이상으로 작다. 따라서 제안한 포맷은 100Mhz 이상의 빠른 동작이 가능하며 모바일 3차원 그래픽 가속기의 텍스처 유닛 설계에 효과적이다.

• 한국통신학회논문지
• /
• 제23권9A호
• /
• pp.2365-2371
• /
• 1998

이산 여현 변환(Discrete Cosine Transform: DCT)은 음성 및 영상 신호의 압축에 광범위하게 응용되고 있다. 본 논문에서는 $2^{m}$-포인트의 일반적인 경우로 확장이 가능한 새로운 고속 DCT 알고리즘과 구조를 제안한다. 제안한 알고리즘은 커널의 대칭성을 이용하여 N-포인트의 DCT를 N/2-포인트의 DCT로 나누어 처리하며 이를 재귀적으로 적용해 나간다. 제안한 알고리즘은 적은 덧셈 및 곱셈 연산을 통해 변환을 수행하며, 변환을 위해 통과해야 하는 곱셈 연산단의 수가 적고 대부분의 곱셈 연산이 흐름도상의 후반부에서 일괄적으로 수행되므로 고정 소수점 연산시에 발생할 수 있는 오차의 전파를 줄일 수 있다.

• 정보처리학회논문지A
• /
• 제12A권5호
• /
• pp.413-420
• /
• 2005

부동소수점 제곱근 계산에 많이 사용하는 뉴톤-랍손 부동소수점 역수 제곱근 알고리즘은 일정한 횟수의 곱셈을 반복하여 역수 제곱근을 계산한다. 본 논문에서는 뉴톤-랍손 역수 제곱근 알고리즘의 반복 과정의 오차를 예측하여 오차가 정해진 값보다 작아지는 시점까지 반복 연산하는 알고리즘을 제안한다. `F`의 역수 제곱근 계산은 초기값 '$X_0={\frac{1}{\sqrt{F}}}{\pm}e_0$'에 대하여, '$X_{i+1}=\frac{{X_i}(3-e_r-{FX_i}^2)}{2}$, $i\in{0,1,2,{\ldots}n-1}$'을 반복한다. 중간 곱셈 결과는 소수점 이하 p 비트 미만을 절삭하며, 절삭 오차는 '$e_r=2^{-p}$' 보다 작다. p는 단정도실수에서 28, 배정도실수에서 58이다. '$X_i={\frac{1}{\sqrt{F}}}{\pm}e_i$'라고 하면 '$X_{i+1}={\frac{1}{\sqrt{F}}}-e_{i+1}$, $e_{i+1}{<}{\frac{3{\sqrt{F}}{{e_i}^2}}{2}}{\mp}{\frac{{Fe_i}^3}{2}}+2e_r$이 된다. '$|{\frac{\sqrt{3-e_r-{FX_i}^2}}{2}}-1|<2^{\frac{\sqrt{-p}{2}}}$'이면,'$e_{i+1}<8e_r$이 부동소수점으로 표현 가능한 최소값보다 작아지며, '$X_{i+1}\fallingdotseq{\frac{1}{\sqrt{F}}}$'이다. 본 논문에서 제안한 알고리즘은 입력 값에 따라서 곱셈 횟수가 다르므로, 평균 곱셈 횟수를 계산하는 방식을 도출하고, 여러 크기의 근사 역수 제곱근 테이블($X_0={\frac{1}{\sqrt{F}}}{\pm}e_0$)에서 단정도실수 및 배정도실수의 역수 제곱근 계산에 필요한 평균 곱셈 횟수를 계산한다 이들 평균 곱셈 횟수를 종래 알고리즘과 비교하여 본 논문에서 제안한 알고리즘의 우수성을 증명한다. 본 논문에서 제안한 알고리즘은 오차가 일정한 값보다 작아질 때까지만 반복하므로 역수 제곱근 계산기의 성능을 높일 수 있다. 또한 최적의 근사 역수 제곱근 테이블을 구성할 수 있다. 본 논문의 연구 결과는 디지털 신호처리, 컴퓨터 그라픽스, 멀티미디어, 과학 기술 연산 등 부동소수점 계산기가 사용되는 분야에서 폭 넓게 사용될 수 있다.

• 한국위성정보통신학회논문지
• /
• 제10권2호
• /
• pp.115-120
• /
• 2015

지금까지 저궤도 위성의 자세제어 SW는 자세제어 연산을 위해서 CPU Resource로 있는 FPU를 사용하였으며, 이 결과 SW Throughput의 상당 부분이 행렬 곱셈 연산에 사용 되었다. 향후 위성에서 제어 주기가 더 짧아지고, 연산 량이 증가하면, 심각한 영향을 받을 수 있기 때문에 곱셈 전용 HW구현이 필요하게 되었다. 본 논문에서는 부동소수점 행렬 곱셈을 전용으로 수행하는 HW를 구현 및 성능 측정을 수행한 결과를 제시하며 추가적인 성능 향상을 위한 방법들과 향후 과제를 언급한다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2017년도 춘계학술대회
• /
• pp.188-190
• /
• 2017

투영(projective) 좌표계를 이용한 스칼라 곱셈(scalar multiplication) 연산을 지원하는 224-비트 타원곡선 암호(Elliptic Curve Cryptography; ECC) 프로세서의 설계에 대해 기술한다. 소수체 GF(p)상의 덧셈, 뺄셈, 곱셈 등의 유한체 연산을 지원하며, 연산량과 하드웨어 자원소모가 큰 나눗셈 연산을 제거함으로써 하드웨어 복잡도를 감소시켰다. 수정된 Montgomery ladder 알고리듬을 이용하여 스칼라 곱셈 연산을 제어하였으며, 단순 전력분석에 보다 안전하다. 스칼라 곱셈 연산은 최대 2,615,201 클록 사이클이 소요된다. 설계된 ECC-P224 프로세서는 Xilinx ISim을 이용한 기능검증을 하였다. Xilinx Virtex5 FPGA 디바이스 합성결과 7,078 슬라이스로 구현되었으며, 최대 79 MHz에서 동작하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2017년도 추계학술대회
• /
• pp.247-249
• /
• 2017

NIST에서 표준으로 정의된 P-192, P-224, P-256, P-384 타원곡선 상의 스칼라 곱셈(scalar multiplication) 연산을 지원하는 Scalable 타원곡선 암호(Elliptic Curve Cryptography; ECC) 프로세서의 설계에 대해 기술한다. 투영(projective) 좌표계를 이용하여 하드웨어 자원 소모가 큰 나눗셈 연산을 제거하였으며, GF(p) 상의 덧셈, 뺄셈, 곱셈 등의 유한체 연산을 지원한다. 워드 기반 몽고메리 곱셈기를 이용하여 다양한 크기의 필드(field)에서 고정된 하드웨어 자원을 통하여 곱셈 연산을 수행하도록 하였으며, 필드의 크기에 따라 연산 사이클이 증가하거나 감소한다. 설계된 Scalable ECC 프로세서는 Verilog HDL로 모델링 되었으며, Modelsim을 이용한 기능검증을 하였다. Xilinx Virtex5 FPGA 디바이스 합성결과 5,376-비트 RAM과 970 슬라이스로 구현되었으며, 최대 55 MHz의 동작 주파수를 갖는다.

• 한국정보통신학회논문지
• /
• 제24권6호
• /
• pp.736-743
• /
• 2020

모듈러 곱셈은 타원곡선 암호 (elliptic curve cryptography; ECC), RSA 등의 공개키 암호에서 중요하게 사용되는 산술연산 중 하나이며, 모듈러 곱셈기의 성능은 공개키 암호 하드웨어의 성능에 큰 영향을 미치는 핵심 요소가 된다. 본 논문에서는 워드기반 몽고메리 모듈러 곱셈 알고리듬의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 모듈러 곱셈기는 SEC2 ECC 표준에 정의된 소수체 GF(p)와 이진체 GF(2k) 상의 11가지 필드 크기를 지원하여 타원곡선 암호 프로세서의 경량 하드웨어 구현에 적합하도록 설계되었다. 제안된 곱셈기 구조는 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 파이프라인 방식으로 처리하며, 곱셈 연산에 소요되는 클록 사이클 수를 약 50% 줄였다. 설계된 모듈러 곱셈기를 FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였으며, 65-nm CMOS 표준셀로 합성한 결과 33,635개의 등가 게이트로 구현되었고, 최대 동작 클록 주파수는 147 MHz로 추정되었다.

• 전기전자학회논문지
• /
• 제24권4호
• /
• pp.961-968
• /
• 2020

타원곡선 암호에 필수적으로 사용되는 모듈러 곱셈의 고성능 하드웨어 설계에 대해 기술한다. 본 논문의 모듈러 곱셈기는 NIST FIPS 186-2에 정의된 소수체 상의 5가지 체 크기(192, 224, 256, 384, 521 비트)의 모듈러 곱셈을 지원하며, 정수 곱셈과 축약의 두 단계 과정으로 모듈러 곱셈을 연산한다. 고속 정수 곱셈을 위해 카라추바-오프만 곱셈 알고리듬이 사용되었고, 축약 연산을 위해 Lazy 축약 알고리듬이 사용되었다. 또한, Lazy 축약에 포함된 나눗셈 연산을 위해 Nikhilam 나눗셈 알고리듬이 사용되었으며, 나눗셈 연산은 주어진 모듈러 값에 대해 처음 한 번만 연산되고, 모듈로 값이 고정된 상태로 연속적인 모듈러 곱셈이 수행되는 경우에는 나눗셈을 거치지 않도록 하였다. 설계된 모듈러 곱셈기는 32 MHz의 클록 주파수로 동작하는 경우에 초당 640만번의 모듈러 곱셈을 연산할 수 있는 것으로 평가되었으며, 180-nm CMOS 셀 라이브러리로 합성한 결과, 67 MHz의 클록 주파수로 동작이 가능하며, 456,400 등가 게이트로 구현되었다.