• 한국환경과학회:학술대회논문집
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• 한국환경과학회 2000년도 정기총회 및 봄 학술발표회
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• pp.206-207
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• 2000

고분자 담체의 경우 표면의 화학적 성질인 소수성과 물리적 성질인 표면거칠기는 미생물 부착과 관련이 있지만 두 요소 중, 표면거칠기의 영향이 더 크다고 볼 수 있으며 담체 표면의 소수성이 작고 표면거칠기가 클수록 혐기성 미생물이 잘 부착되었다.

• 한국지진공학회논문집
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• 제7권2호
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• pp.59-66
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• 2003

본 연구에서는 나노기술을 이용하여 에너지 감쇄 기능을 활용한 내진용 감쇄기 개발에 대한 연구를 하였다. 구조물에 사용되는 기존의 유체 감쇄기를 대체하는 무기재료를 이용한 새로운 감쇄기에 대한 기초적 연구를 하였다. 완충역할을 하는 입자로는 미로구조를 가지는 실리카겔을 사용하였으며, 입자에 관련한 작동 유체로는 물을 사용하여 그 효과를 검증하였다. 콜로이드 감쇄기를 구현하기 위해서는 형성된 실리카 겔 입자의 표면을 유기 실리콘 매질을 이용한 소수화 코팅 처리를 하였다. 콜로이드 감쇄기의 이력곡선은 서로 다른 소수화 코팅 처리가 된 입자의 혼합과 소수화 처리시의 분자간 거리에 의해서 조절이 가능함을 알 수 있었다. 콜로이드 감쇄기의 에너지 소산양은 상이한 소수화 처리 정도와 서로 코팅처리량이 서로 다른 재료를 혼합함으로써 제어 할 수 있음을 확인하였다. 기존의 유압 감쇄기에서는 나타나지 않는 이러한 특징은 콜로이드 감쇄기가 충격 흡수 장치로 사용 가능하다는 사실을 입증한다.

• 전자공학회논문지
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• 제49권9호
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• pp.183-195
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• 2012

본 논문에서는 동일한 크기의 지수를 갖는 십진 부동소수점 오퍼랜드의 가산 및 감산연산을 빠르게 하기 위해, 두 개의 데이터 경로를 가지는 십진 부동소수점 가산기를 제안한다. 제안된 십진 부동소수점 가산기는 L. K. Wang의 오퍼랜드 정렬 계획을 사용하지만 오퍼랜드의 지수 크기가 같을 경우 정밀도를 보장하는 범위 내에서 속도 향상을 위해 고속의 데이터 경로를 통해 연산한다. 제안된 가산기의 성능 평가를 위해 Design Compiler에서 SMIC사의 $0.18{\mu}m$ CMOS 공정 테크놀로지 라이브러리를 이용하여 합성하였다. 합성 결과 면적은 L. K. Wang의 가산기와 비교하여 8.26% 증가하였지만 전체 임계경로의 지연시간이 10.54% 감소하였다. 또한 같은 크기의 지수를 가지는 오퍼랜드를 연산할 때는 임계경로보다 13.65% 단축된 경로에서 연산을 수행하는 것을 확인하였다. 제안한 십진 부동소수점 가산기 구조는 동일 크기의 지수를 가지는 오퍼랜드의 비중이 2% 이상일 때 L. K. Wang의 가산기 구조 대비 효용성이 높다.

• 대한전자공학회논문지SD
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• 제39권7호
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• pp.66-73
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• 2002

최근 컴퓨터 그래픽이나 고급 DSP 등 부동소수점 연산의 활용 분야가 늘어나면서 나눗셈 연산의 필요성이 증대되었으나, 기존의 나눗셈 연산기는 큰 하드웨어 면적을 차지할 뿐만 아니라 전체 부동소수점 연산의 병목현상을 초래하는 중요한 요인이 되고 있다. 본 논문에서는 급수 전개 알고리즘을 이용한 내장형 프로세서에 적합하도록 소면적의 부동소수점 나눗셈기를 설계하였다. 나눗셈기는 SIMD-DSP 유닛의 두 개의 곱셈누적기를 공유하여 연산함으로써, 부동소수점 단정도 형식의 나눗셈 연산을 고속으로 수행함과 동시에 나눗셈 연산을 위한 추가 면적을 최소화하였다. 본 논문에서는 급수 전개 알고리즘 나눗셈 연산기를 설계함에 있어 고려되어야할 오차의 분석을 통해 정확한 라운딩을 위한 몫을 얻어낼 수 있는 구조를 선택하였으며, IEEE-754 표준에서 정의하고 있는 모든 라운딩 모드를 지원하도록 하였다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.79-90
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• 2000

본 논문에서는 고성능 수퍼스칼라 마이크로프로세서에 적합하고, IEEE 754 표준을 준수하는 고성능 부동 소수점 유닛의 구조를 설계한다. 부동 소수점 AU에서는 비정규화 수 처리를 모두 하드웨어적으로 지원하면서 추가적인 지연 시간이 생기지 않도록 점진적 언더플로우 예측 기법을 제안 구현한다. 부동 소수점 제산/제곱근기는 기존의 고정적인 길이의 몫을 구하는 방식과 달리 매 사이클마다 가변적인 길이의 몫을 구하는 구조를 채택하여 성능과 설계 복잡도 면에서 SRT 알고리즘에 의한 구현 보다 우수하도록 설계한다. 또한, 수퍼스칼라 마이크로프로세서에 이식이 용이하도록 익셉션 예측 기법을 세분화하여 적용하며, 제산 연산에서의 익셉션 예측에 필요한 스톨사이클을 제거하도록 한다. 설계된 부동 소수점 AU와 제산/제곱근기는 부동 소수점 유닛의 구성요소인 명령어 디코더, 레지스터 파일, 메모리 모델, 승산기 등과 통합되어 기능과 성능을 검증하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (B)
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• pp.198-201
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• 2007

본 논문에서는 변형된 Newton-Raphson 알고리즘과 LUT(Look Up Table)를 사용하는 역제곱근 연산기를 제안한다. Newton-Raphson 부동소수점 역수 알고리즘은 일정한 횟수의 곱셈을 반복하여 역수 제곱근을 계산하는 방식이다. 변형된 Newton-Raphson 알고리즘은 하드웨어 구현에 적합하도록 변환되었으며, LUT는 오차를 줄이기 위해 개선되었다. 제안된 연산기는 LUT의 크기를 최소화하고, 순환적인 구조가 아닌 2-stage pipeline 구조를 가진다. 또한 IEEE-754 부동소수점 표준을 기초로 하는 24-bit 데이터 형식을 사용해 면적과 속도 향상에 유리하여 휴대용 기기의 멀티미디어 분야의 응용에 적합하다. 본 역제곱근 연산기는 소수점 이하 8-bit의 정확도를 가지며 VHDL을 이용하여 설계되었다. 그 크기는 $0.18{\mu}m$ CMOS 공정에서 약 4,000 gate의 크기를 보였으며 150MHz에서 동작이 가능하다.

• 한국학교ㆍ지역보건교육학회지
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• 제13권2호
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• pp.77-91
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• 2012

배경 및 목적: 성병 감염, 조기 성경험, 다수의 성관계 파트너 등과 같은 위험 성행동은 여성의 건강 전반을 위협하는 결과를 초래할 수 있다. 하지만, 이러한 심각성에 비하여, 미국의 청소년기 및 청년기 여성의 위험 성행동을 소수인종 집단별 특성을 고려한 연구는 부족한 실정이다. 그러므로 본 연구는 미국 소수인종 여성 청소년의 위험 성행동에 대한 실태를 조사하고자 한다. 방법: 본 연구는 2차 자료 분석의 결과물로써, 원자료인 미국의 National Longitudinal Study of Adolescent Health (Add Health)의 1기 (1995년)와 3기 (2001년)의 자료 중 여성 청소년의 자료를 바탕으로 분석되었다. 다양한 위험 성행동을 인종별로 분석함과 더불어 본 연구의 특징은 종단적 성병 감염 행태를 인종별로 분석한 점이다. 결과: 본 연구는 소수인종 여성의 위험 성행동에 관한 핵심적인 결과를 제시한다. 성병 감염, 조기 성경험, 다수의 성관계 파트너 등과 같은 위험 성행동의 분포는 흑인과 아시아계 여성이 타인종의 여성에 비하여 높은 위험해 쳐해 있는 것으로 나타났다. 본 연구의 흑인 여성들은 전반적인 성행동을 망라하여 고위험군으로 분류되고 있다. 아시아계 여성 역시 고위험 군으로 분류되는데, 특히, 청소년기에 성병에 한번 감염된 경험이 있는 아시아계 여성은 가장 위험한 성병 감염 행태를 보이고 있는 것으로 나타났다. 결론: 본 연구의 결과는 소수인종 여성의 위험 성행동이 백인보다 전반적으로 높은 편으로 나타나지만, 적절한 보건의료 서비스에서는 소외되는 현실을 지적하고 있다. 이러한 인종별 성건강의 불균형 문제해소를 위하여 청소년들에게 인종적 특성과 서비스 접근성의 고려가 절실히 필요하다고 사료된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.775-778
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• 2000

2채널의 MPEG-2 Layer-Ⅲ 오디오 복호화 알고리듬이 16비트의 고정소수점 연산기로도 고음질의 오디오출력을 얻을 수 있도록 최적화를 수행하였다. 고음질을 얻기 위하여 고정소수점 연산기에서 발생하는 양자화 오차를 최소화 하였으며 각 복호화 과정 별로 최소의 오차를 발생시키는 알고리듬을 제안하고 사용하였다. 고정소수점 모의실험은 C-언어를 사용하여 수행되었으며, ISO-IEC 13818-4 Compliance Test를 수행하여 최적화된 복호화기가 ISO／IEC 13818-4 audio decoder의 기준을 만족함을 보였다.

• 한국정보통신학회논문지
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• 제19권2호
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• pp.407-413
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• 2015

본 논문에서 제안된 십진 부동소수점 가산기(decimal floating-point adder, DFPA)는 선행 제로 예측기(leading zero anticipator, LZA)를 이용해 임계 경로 단축을 통해 지연시간을 줄임으로서 연산 처리 속도를 향상시키는 파이프라인 구조로 설계하였다. 제안된 십진 부동소수점 가산기의 성능 평가 및 검증 환경은 시뮬레이션에 Flowrian 툴을 사용하였으며, 합성에는 QuartusII 툴 상에서 Cyclone III FPGA를 대상으로 지정하였다. 제안된 방식은 동일한 입력 데이터를 이용하여 기존에 제안된 설계 방식들과 시뮬레이션을 통해 비교 검증한 결과, L.K.Wang이 제안한 방식 및 기존 제안된 방식들보다 각각 11.2%, 5.9%의 성능이 향상되었다. 또한 연산 처리 속도 향상 및 임계 경로 상의 지연 소자의 수가 감소됨을 확인하였다.

• 대한전자공학회논문지TE
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• 제39권2호
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• pp.1-5
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• 2002

부동소수점 시스템은 IEEE754 표준을 따른다. 부동소수점 방식의 가산기를 2의 보수를 사용하지 않고 1의 보수를 사용함으로서 간단히 나타낼 수 있다. 즉 이 시스템은 단지 반전을 함으로서 간단하고 빠른 연산을 수행할 수 있도록 하였다. 새롭게 설계된 가산기의 연산속도 향상을 위해 53bit의 캐리 선택 가산기를 사용하였다. 본 논문에서는 연산속도 향상을 위한 고성능의 효율적인 마이크로프로세서 시스템을 위한 부동소수점 가산 장치를 설계하였다.