• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2008년도 추계학술발표대회
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• pp.469-472
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• 2008

임베디드 시스템에서는 기능적 요구사항 뿐만 아니라 전력량, 응답시간, 견고성 등의 여러 가지 비기능적 요구사항들도 중요하다. 그중에서 전력량에 대한 비기능적 요구사항은 휴대형 임베디드 시스템의 운영에 있어서 핵심적인 요소이다. 임베디드 소프트웨어의 복잡도 및 크기 증가로 전력 소모량이 증가하고 있는 추세이며, 그로인해 소프트웨어 기반의 저전력 소모를 위한 임베디드 시스템 개발 기술이 활발히 연구되고 있다. 본 논문에서는 임베디드 소프트웨어 개발의 선행단계에 설계모델 기반으로 소프트웨어 전력소모량을 예측하기 위하여 요구되는 에너지 라이브러리를 구축한다.

• 한국통신학회논문지
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• 제32권3A호
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• pp.221-229
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• 2007

본 논문에서는 IEEE 802.16e 기반 Wireless Metropolitan Area Network (WMAN) 이동 단말의 전력 소모 최소화를 위한 최적 휴면 기법 (sleep mode)을 제안한다. 802.16e 표준에 정의된 sleep 모드 단말은 항상 현재 접속 중인 기지국 (BS)과 상태 정보를 유지해야 하므로, 단말이 기지국을 이동할 때마다 새로운 기지국과 sleep 상태를 재 협상해야 한다. 따라서 sleep 모드는 단말의 이동성이 클수록 헨드오버 (handover)에 의해 불필요한 전력 소모가 증가한다. 이에 따라 본 논문에서는 단말의 이동성은 사용자의 호 사용 패턴과 무관하다는 것에 착안하여 헨드오버에 따른 불필요한 베터리 소모를 제거할 수 있는 최적 휴면 기법을 제안한다. 본 논문에서는 제안 기법의 성능을 전력 소모량과 착신 호의 초기 응답 시간 측면에서 수학적으로 분석하였고 모의 실험을 통해 제안한 분석 모델을 검증하였다. 또한 기존 sleep 모드와 제안 기법의 성능을 모의 실험을 통해 비교하여 제안 기법은 기존 sleep 모드에 비해 수용 가능할 만큼의 초기 응답 시간을 증가시키지만 전력 소모량을 보다 많이 줄일 수 있다는 것을 검증하였다.

• 대한전자공학회논문지SD
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• 제40권7호
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• pp.532-541
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• 2003

메모리에서의 대부분의 전력은 프리디코더 라인, 워드 라인, 그리고 비트 라인 등과 같은 커패시턴스가 큰 라인들에서 소모된다. 이 라인들에서의 전력 소모를 줄이기 위하여 전하 재활용과 전하 공유를 사용한 세 가지 기법들이 제안되었다. 이 기법들은 전하 재활용 프리디코더(charge recycling predecoder, CRPD), 전하 재활용 워드 라인 디코더(charge recycling word line decoder, CRWD), 그리고 롬을 위한 전하 공유 비트 라인(charge sharing bit line, CSBL)이다. CRPD와 CRWD는 프리디코더 라인과 워드 라인의 전하를 재활용하여 소모 전력을 반으로 줄여주고, 전하 공유 기법을 사용하는 CSBL은 롬 비트라인의 스윙 전압을 낮춤으로써 소모 전력을 크게 줄여준다. CRPD, CRWD, 그리고 CSBL의 소모 전력은 기존의 82%, 72%, 그리고 64%이다. 제안된 세 가지 기법들을 사용하는 전하 재활용 전하 공유 롬(charge recycling and charge sharing ROM, CRCS-ROM)이 0.35㎛ CMOS공정으로 제작되었다. 제작된 8K×16비트 CRCS-ROM의 코어 크기는 0.51㎟이고 3.3V 전원과 100㎒ 동작 주파수에서 8.63㎽ 을 소모하였다.

• 전자공학회논문지
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• 제51권7호
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• pp.122-129
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• 2014

스마트 기기 시장의 눈부신 성장으로 핵심 SoC (System on Chip)에 대한 고성능 다기능 요구와 더불어 전력 소모 또한 급속도로 증가하고 있다. 그러나 이러한 요구 사항을 만족시키기 위해 점점 더 미세화된 공정을 사용하게 되면서 심화된 공정변이(process variation)문제로 인해 설계 마진(design margin)이 증가하여 성능과 전력소모를 악화시켜 궁극적으로 수율에 심각한 악영향을 주고 있다. Voltage binning 기법은 효과적인 post silicon tuning 기법중의 하나로, 개별 칩이 아닌 일정한 범위의 속도와 누설 전류에 따라 칩들을 선별 그룹핑한 bin 단위의 공급 전압 조절을 통해 경제적으로 공정 변이로 인한 parametric 수율 손실을 줄일 수 있다. 본 논문에서는 수율 손실 없이 추가적으로 평균 전력 소모를 개선하기 위한 voltage binning 기반의 최적화된 공급 전압 조절 방법을 제안한다. 제안한 기법은 칩 속도와 누설전류의 특성에 따른 공정 코너들의 서로 다른 LVCC (Low VCC) 마진을 고려하여 전압 마진의 편차를 최적화함으로써 전력 소모를 개선할 수 있다. 제안한 방식을 30나노급 모바일 SoC 제품에 적용한 결과 전통적인 voltage binning 방법 대비 동일조건에서 약 6.8%까지 평균 전력 소모를 줄일 수 있었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2015년도 추계학술발표대회
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• pp.478-481
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• 2015

모바일 기기의 특성 중 하나인 제한된 전력은 중요한 문제로 다뤄지고 있다. 이러한 전력 문제를 해소하기 위해 다양한 모바일 저전력화 연구가 진행되고 있다. 이러한 연구들 중 전력 측정이 정확하지 않으면 저전력화 연구에 치명적인 오류를 가져올 수 있기 때문에 정확한 전력 측정은 다른 연구들의 근본이 된다고 할 수 있다. 이를 위해 포터블 전력 측정 장비(Portable Power Measurement and Analysis tools, PPAM)를 개발하였다. 그러나 포터블 전력 측정 장비는 높은 샘플링 주파수로 인한 방대한 양의 데이터를 텍스트로 출력한다. 이 데이터를 보다 효과적으로 분석하기 위해 본 논문에서는 데이터의 간소화와 시각화 등의 2가지 요구사항을 도출하였으며, 이를 충족하는 모바일 소프트웨어의 상태별 전력 소모 분석을 위한 뷰어 개발을 하였다. 이 뷰어를 사용함으로써 연구자는 소모 전력 데이터를 보다 직관적이며, 효율적으로 분석이 가능하다. 향후 이 뷰어는 포터블 전력 측정 장비와 함께 소프트웨어의 저전력화 연구에 도움이 될 것이다.

• 한국통신학회논문지
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• 제31권8A호
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• pp.790-797
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• 2006

IEEE 802.16e 표준은 sleep 모드와 idle 모드의 두 저전력 모드를(power saving mode: PSM) 정의하고 있다. 이들은 모드 천이시 단말과 망간 상태 정보 유지 여부에 따라 소모 전력 측면에서 성능이 달라진다. 따라서 802.16e 단말의 전력 소모 최적화를 위해서는 각 기법의 성능에 영향을 주는 요소들을 모두 고려한 상세한 성능분석이 필요하다. 본 논문에서는 단말의 이동성과 호 사용 빈도를 고려하여 소모 전력 측면에서 두 PSM의 성능분석 모델을 제안하고, idle 모드가 전력 소모 측면에서 sleep 모드보다 우수하다는 것을 보인다. 또한 분석 결과와 모의실험과의 비교를 통해 제안한 분석 모델의 타당성을 검증하였다.

• 한국산학기술학회논문지
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• 제8권3호
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• pp.437-443
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• 2007

본 논문에서는 임베디드 프로세서 및 네트워크 구조를 기반으로 구성된 NoC(Network-On-Chip)의 저전력 테스트 구조를 제안한다. 임베디드 프로세서와 여러개의 코어로 구성된 네트워크 구조에 벤치마크 회로를 직접 연결하여 테스트 전력소모를 평가하였으며, 각 코어의 테스트 패턴을 저전력 소모가 되도록 매핑하여 테스트 전력소모를 감소시켰다. 또한 임베디드 프로세스 코어를 ATE(Automatic Test Equipment)로 사용하여 테스트 시간을 줄일수 있었다. ISCAS89 벤치마크 회로에 대해서 테스트 시간은 매우 효과적으로 감소되었으며 평균 전력소모는 약 8%가 감소되었다.

• 한국정보과학회논문지:시스템및이론
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• 제29권12호
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• pp.680-686
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• 2002

딥 서브 마이크론 (DSM: deep-submicron) 설계에서는 버스에서 선들 간의 커플링 효과는 크로스톡 지연, 노이즈, 전력 소모와 같은 심각한 문제를 야기 시킨다. 버스 인코딩에 대한 대부분의 이전 연구들은 버스에서의 전력 소모를 최소화하거나 크로스톡 지연을 최소화하는데 초점을 맞추고 있지만 모두를 고려한 방법은 보이지 않는다. 이 논문에서, 우리는 버스에서의 전력 소모 최소화와 크로스톡 지연 방지를 동시에 고려한 새로운 버스 인코딩 알고리즘을 제안하였다. 우리는 이 문제를 공식화하여, 자체 천이와 상호 천이의 가중 합 문제를 풂으로써 해결하였다. 여러 벤치마크 설계를 이용한 실험으로부터 제안한 인코딩 방법을 이용할 경우, 크로스톡 지연을 완전히 제거할 뿐 아니라 이전의 방법들을 사용한 것 보다 최소 15% 이상 적은 전력을 소모하였음을 보았다.

• 정보처리학회논문지A
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• 제19A권1호
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• pp.17-22
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• 2012

모바일 시장 및 소형 전자기기 시장의 발달에 따라 고성능 프로세서에 대한 요구 또한 커지게 되었다. 재구성형 프로세서(CGRA)는 고성능과 저전력 소모를 동시에 만족시키는 프로세서로 ASIC의 고성능 저전력을 대체하면서도 하드웨어를 쉽게 재디자인 할 수 있도록 구성된 프로세서이다. 어플리케이션의 구조에 따라 CGRA의 전체수행시간이 프로세서 자체의 수행시간보다 데이터의 전송시간에 종속되는 경우가 있다. 이 논문에서는 데이터 전송시간에 따라 수행에 사용되는 자원을 최적화 함으로써 전력소모를 줄이는 매핑 알고리즘을 제안하였다. 제안된 알고리즘을 사용한 경우, 기존의 방식보다 최대 73%, 평균 56.4%의 전력소모를 줄일 수 있었다.

• 전자공학회논문지C
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• 제36C권12호
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• pp.27-35
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• 1999

일반적으로 병렬 상관기 (correlator)는 대역확산 시스템의 전체 전력소모 중 많은 부분을 차지하며, 그의 주요 원인은 다수의 누적기에서 발생하는 전력소모에 기인한다. 본 논문에서는 이러한 병렬 상관기에 적합한 저 전력 소모 누적기를 제안한다. 제안된 누적기는 입력되는 데이터 값의 1의 개수를 비트별로 카운트하고 누적 완료 시에만 카운터 값들에 웨이트를 부가하여 가산함으로써 저 전력 동작을 구현한다. 제안된 누적기는 Cadence사의 Verilog-XL로 설계되고, 0.6u의 Standard Cell Library를 사용하여 Synopsys사의 Design Compiler로 로직 합성이 수행되었다. 시스템의 전력 시뮬레이션은 Apic사의 Powermill을 사용하였다. 시뮬레이션 결과, 제안된 누적기의 전력 소모는 기존의 누적기보다 22%까지 감소되었으며, 또한 최대 동작 주파수는 323%까지 향상되었다. 제안된 누적기로 구성된 병렬 상관기의 전력소모는 기존의 누적기를 사용한 병렬 상관기에 비교해서 22% 감소하였고, 기존의 수동병렬 상관기에 비교해서 43% 감소하였다.