• Proceedings of the Korean Institute Of Construction Engineering and Management
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• autumn
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• pp.286-289
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• 2003

In turn-key projects, escalation of cost by design errors is not allowed because a contractor prepares the design. Therefore, cost escalation by design errors results in increasing the cost of the prime contractor. The rate of profit decreases finally. In addition, design errors bring not only schedule delay but also serious quality problem by unknown errors. This study tries to dissolve problems, that of cost increase. process delay and a falling-off in quality by investigating cause of design errors and presenting a scheme for reducing design errors.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.3
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• pp.31-31
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• 2001

최근 VHDL 코딩 및 합성방법에 의한 설계가 널리 사용되고 있다. 집적도가 증가함에 따라 VHDL에 의한 설계 또한 그 분량이 증가하여 많은 코딩오류가 발생하고 있으며, 이를 검색하는데 많은 시간과 노력이 소요되고 있다. 본 논문에서는 VHDL 행위-레벨 설계를 대상으로 코딩오류를 검색하는 방법을 제안하였다. 그 방법에 있어서는 검색패턴을 생성하여 오류가 없는 응답과 설계의 응답을 비교함으로써 설계오류를 찾는 방법을 택하였다. 따라서 본 논문에서는 코딩오류를 검색하기 위한 검색패턴을 생성하는 알고리듬을 제안하였다. 검색패턴 생성은 각 코드에 대해 수행하며, 할당오류와 조건오류를 구분하여 수행하였다. 패턴생성을 위해 VHDL 코드를 CDFG로 변환하여 사용하며, CDFG상의 경로를 탐색하여 패턴생성에 필요한 정보를 추출한다. 경로탐색은 오류가 발생하였다고 가정한 지점으로부터 역방향 탐색과 정방향 탐색을 수행하여 패턴을 생성한다. 제안한 알고리듬은 C-언어로 구현하였다. 펜티엄-Ⅱ 400MHz의 환경에서 여러 가지 VHDL 행위-레벨 설계를 대상으로 제안한 알고리듬을 적용하였다. 그 결과, 고려한 모든 설계의 모든 코드에 대한 검색패턴을 생성할 수 있었으며, 가정한 모든 오류를 검색할 수 있었다. 검색패턴 생성에 소요되는 시간은 고려한 모든 대상 설계에서 1초 미만의 CPU 시간을 보여 속도면에서도 매우 우수함을 나타내었다. 따라서 본 논문에서 제안한 검색방법은 VHDL에 의한 설계에서 설계검증에 필요한 시간과 노력을 상당히 감소시킬 것으로 기대된다.

• Journal of the Korea Institute of Building Construction
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• v.17 no.6
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• pp.535-544
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• 2017

This paper analyzes the relations between design errors, prevented by building information modeling (BIM)-based design validation, and their impacts in order to identify critical consideration factors for implementing BIM-based design validation in architecture, engineering, and construction (AEC) projects. More than 800 design errors detected by BIM-based design validation in two BIM-based projects in South Korea are categorized according to their causes (illogical error, discrepancy, and missing item) and work types (structure, architecture, and mechanical, electrical, and plumbing (MEP)). The probabilistic relations among the independent variables, including the causes and work types of design errors, and the dependent variables, including the project delays, cost overruns, low quality, and rework generation that can be caused by these errors, are analyzed using logistic regression. The characteristics of each design error are analyzed by means of face-to-face interviews with practitioners. According to the results, the impacts of design error causes in predicting the probability values of project delays, cost overruns, low quality, and rework generation were statistically meaningful.

• Proceedings of the Korea Information Processing Society Conference
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• 2008.11a
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• pp.665-668
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• 2008

비즈니스 프로세스란 기업의 모든 고객에게 적절한 서비스를 제공하기 위해 순차적 또는 동시적으로 발생할 수 있는 모든 연관된 업무의 집합을 의미한다. 이러한 비즈니스 프로세스는 프로세스 설계 작업을 통하여 시스템 차원에서 관리함으로써 프로세스의 생산성 및 효율성 등을 확대하게 된다. 하지만 프로세스 설계 작업은 주로 사람에 의해 수행되기 때문에 예상하지 못한 오류들이 발생할 수 있게 된다. 이러한 설계 오류들은 기업이 원하는 과정으로 프로세스가 진행하지 않을 수 있으며, 이는 기업의 막대한 인적 손실 및 비용 손실을 초래하게 된다. 그러므로 비즈니스 프로세스 설계 단계에서 오류가 없도록 설계 하거나 또는 미리 정의된 오류 유형들을 설계 도구를 통하여 검출 할 수 있는 작업이 필요하다. 본 논문에서는 비즈니스 프로세스 설계 단계에서의 오류 검출 작업에 활용될 수 있도록 유형 별로 설계 오류들을 분석 하고 정의하였다.

• Information and Communications Magazine
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• v.15 no.7
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• pp.180-191
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• 1998

정보통신망의 진화가 PSTN 중심의 협대역서비스에서 멀티미디어서비스를 지향하는 광대역통신망으로 진행함에 따라 디지털 전송망의 오류성능구현 및 설계 기술과 그 개념도 변화되었다. 이를 반영하여 본 고에서는 전송망의 오류성능을 설계하기 위해 분석을 토대로 기술적인 설계방법을 제시하였다. 또한 현재까지 구현된 기술의 분석 및 고찰을 통해 오류 성능 설계를 위한 발전적인 방향을 제시하고자 한다.

• Information and Communications Magazine
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• v.32 no.8
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• pp.76-82
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• 2015

본 고에서는 그래프 상태(graph state)를 이용하여 양 자 오류 정정 부호를 설계하는 기법에 대해서 알아본다. 그래프 상태는 꼭짓점과 각 꼭짓점을 연결하는 변으로 구성된다. 그래프 상태에서 각 꼭지점은 실제 코드워드의 각 큐비트에 해당하며 꼭지 점을 연결하는 변은 양자 오류 정정 부호의 부호화 방식을 결정한다. 본 고에서는 그래프 상태의 특성을 알아보고 그래프 상태 기반 양자 오류 정정 부호 설계 기법을 이용하여 단일 오류를 검출할 수 있는 6-큐비트 양자 오류 정정 부호 설계 방법에 대해 알아본다.

• Proceedings of the Korea Information Processing Society Conference
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• 2006.05a
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• pp.1355-1358
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• 2006

임베디드 리눅스 디바이스 드라이버의 개발이 증가하면서 이에 대한 오류 테스트 기능을 가진 모듈의 필요성이 증가되고 있다. 본 논문은 리눅스 디바이스 드라이버를 위한 freed 메모리 오류 테스트 모듈의 기본 개념을 제시하며, 기본 개념을 바탕으로 오류 테스트 모듈을 설계한다. freed 메모리 오류 테스트 모듈 설계를 위해 리눅스 USB 디바이스 드라이버에 설계하고, 오류가 발생할 가능성이 존재하는 부분에 대한 검증을 위한 코드를 추가하여 테스트 모듈을 작성한다. 오류 테스트 모듈 설계를 위해서 usb storage 디바이스 드라이버를 대상으로 하였다. 또한 작성된 오류 테스트 모듈의 실험을 진행하였다. 실험을 통해 리눅스 디바이스 드라이버의 오류 테스트 모듈의 동작을 확인할 수 있다.

• The KIPS Transactions:PartA
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• v.14A no.3 s.107
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• pp.185-190
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• 2007

The necessity of error test module is increasing as development of embedded Linux device driver. This paper proposes the basic concept of freed memory error test module in the Linux device driver and designs error test module. The USB device driver is designed for freed memory error test module. I insert the test code to verify the USB device driver. I test the suggested error test module for the USB storage device driver. I experiment error test in this module.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.11a
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• pp.1437-1440
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• 2005

임베디드 리눅스 디바이스 드라이버의 개발이 증가하면서 리눅스 디바이스 드라이버에 대한 오류 테스트 기능을 가진 모듈의 필요성이 증가되고 있다. 본 논문은 리눅스 디바이스 드라이버를 위한 오류 테스트 모듈의 기본 개념을 제시하며, 기본 개념을 바탕으로 오류 테스트 모듈을 설계한다. 오류 테스트 모듈의 설계를 위해 리눅스 디바이스 드라이버의 메모리 관련 오류를 분류하고, 오류가 발생할 가능성이 존재하는 부분에 대한 검증을 위한 코드를 추가하여 테스트 모듈을 작성한다. 또한 작성된 오류 테스트 모듈의 실험을 진행하였다. 실험을 통해 리눅스 디바이스 드라이버의 오류 테스트 모듈이 동작을 확인 할 수 있다.

• Proceedings of the Korea Multimedia Society Conference
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• 2003.05b
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• pp.304-309
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• 2003

오류정정부호는 메모리 시스템 설계, 다양한 디지털 데이터 통신 시스템 설계 등에 널리 이용된다. 특히 오늘날과 같이 통신망의 확대와 컴퓨터의 발전으로 인한 대용량 데이터의 교환과 처리가 요구되는 디지털 데이터 통신 시스템 설계에서는 통신 채널에서 발생하는 오류를 효율적으로 제어하기 위한 오류정정부호 장치가 필수불가결한 요소가 되었다. 본 논문에서는 셀룰라 오토마타의 간단하고, 규칙적이며, 모듈화한 특성을 이용하여 이중 오류정정부호의 효율적인 부호화 및 복호화 방법을 제안한다.