• The Transactions of the Korea Information Processing Society
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• v.6 no.6
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• pp.1646-1655
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• 1999

This thesis presents a new VHDL intermediate format CDDG(Control Dominated Data Graph) and a minimal constrained scheduling algorithm for an optimal control dominated ASIC design. CDDG is a control flow graph which represents conditional branches and loops efficiently. Also it represents data dependency and such constraints as hardware resource and timing. In the proposed scheduling algorithm, the constraints using the inclusion and overlap relation among subgraphs. The effectiveness of the proposed algorithm has been proven by the experiment with the benchmark examples.

• Proceedings of the Korean Society of Computer Information Conference
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• 2008.06a
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• pp.25-31
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• 2008

본논문에서는이동형통신시스템의프로세서에대한최소전력소모를위한주파수선택알고리즘을제안하였다. 제안한 방법은 클럭 게이팅 방법을 이용하여 저전력 프로세서를 설계한다. 클럭 게이팅 방법은 내장된 클럭 블록을 이용하여 주 클럭을 제어함으로서 전력 낭비를 개선시킨다. 설계 방법은 프로세서에 대해 동적 전력을 고려하여 소모 전력을 비교하고, 설계된 프로세서에 대해 에너지 이득과 소모를 고려하여 주파수를 결정한다. 또한, 슬랙시간을 이용하여 프로세서의 속도를 낮추어 소모 전력을 감소시킨다. 이러한 기술은 클럭 게이팅 방법과 에너지, 슬랙 시간을 이용하여 이동형 시스템의사용 시간이 개선하였다. 실험결과 제안한 알고리즘은 알고리즘을 적용하지 않은 이동형 시스템의 프로세서에 비해 평균 전력이 4% 감소되었다.

• Proceedings of the Computational Structural Engineering Institute Conference
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• 2010.04a
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• pp.717-720
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• 2010

본 논문에서는 ILM 교량의 특성상 압출 시 응력이 발생하며, 이러한 응력의 발생위치는 본구조물의 캔틸레버화가 되었을 시 나타나게 된다. 이러한 응력을 줄이기 위하여 ILM 교량의 기본설계 과정을 유전자 알고리즘 기법을 이용하여 단면의 형고에 변화를 주어 반복수행 함으로써 최적설계를 도출해 내는 연구를 수행하였다. 유전자 알고리즘을 통하여 교배를 시켜서 세대가 올라갈수록 모멘트는 줄어들고 목적함수는 올라가는 진행 과정을 보여 줌으로써 최적화 과정을 표현하였고, 단면의 형고를 바꿔 줌으로써 ILM 교량의 최적화를 확인할 수가 있었다. 본 연구에서 수행한 유전자 알고리즘을 이용한 최적화 방법을 보여주려고 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04a
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• pp.25-27
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• 2001

설계 재활용을 위하여서는, 반도체 지적 소유권(Intellectual property)의 표준화와 더불어 레이아웃 자동 이식에 관한 연구와 상품화가 필수적이다. 본 논문은 반도체 설계 형식 중에서 생산 공정과 밀접한 레이아웃 형식의 회로도면 처리를 자동화하여 설계와 생산 시간을 혁신적으로 단축하기 위한 연구이다. 레이아웃 형식은 특성상 도형(폴리곤)으로 구성되어 있으며, 레이아웃 형태에서 다양한 도형의 중첩이 반도체의 트랜지스터, 저항, 캐피시터를 표현함으로써, 반도체 지적소유권의 한 형식으로 자주 활용되고 있다. 본 논문은 반도체 레이아웃 이식 소프트웨어 시스템의 내부 기능에 관한 설명과 처리 능력과 속도를 높이기 위한 알고리즘의 제안과 벤치마킹 결과를 보여 주고 있다. 비교 결과, 자원의 최적 활용(41%)으로 대용량의 처리 가능성을 보여 주고 있으며, 처리 속도는 평균 27배로써 이전의 벤치마킹 회로를 더욱 크게 하여 그 결과를 보여 주고 있다. 이러한 비교 우위는 본 논문에 포함된 소자 처리 알고리즘과 그래프를 이용한 컴팩션 알고리즘에 기인한다. 지면상의 연유로, 참고1에서는 기능 설명을, 본 논문은 알고리즘의 구현에 관한 설명을 중점적으로 기술한다.

• Proceedings of the KIEE Conference
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• 2007.07a
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• pp.306-307
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• 2007

본 논문은 계층적 공정 경쟁 유전자 알고리즘(Hierarchical Fair Competition-based Genetic Algorithms : HFCGA)을 이용하여 회전형 역 진자 시스템의 최적 Fuzzy 제어기 설계를 제안한다. 탐색 공간이 크거나 복잡한 최적해 탐색문제에 대해 조기 수렴 문제를 내제하고 있는 기존의 유전자 알고리즘의 해결방안으로 병렬 유전자 알고리즘이 개발되었으며, HFCGA는 병렬 유전자 알고리즘의 한 구조이다. 본 논문에서는 회전형 역 진자 시스템에 대해 LQR 제어기와 유사한 형태의 Fuzzy 제어기를 구성하고, HFCGA를 이용하여 최적의 제어기 파라미터들을 구한다. 그리고 시뮬레이션 및 실제 공정에 적용하여 LQR 제어기와 설계된 제어기의 성능을 평가한다.

• Annual Conference of KIPS
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• 2000.04a
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• pp.715-718
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• 2000

본 논문은 WDM 광 통신망에서 망의 효율적인 설계에 필요한 알고리즘에 관한 것이다. WDM 광 통신망은 경로설정 및 파장할당이 중요한 변수로 s-d 노드 쌍간에 필요한 연결수요가 주어질 때 이 연결수요를 만족시켜주는 광 경로를 설정하고, 파장을 할당해 줌으로써 사용 파장수를 최소화하면서 파장을 재사용 할 수 있는 효율을 최대로 하는 것이 목적이다. WDM 방식을 이용하여 전기적 변환에 따른 지연 없이 전광통신망에서 여러 개의 파장을 다중화하여 동시에 자료를 전송함으로서 수Gbps, 혹은 그이상의 전송이 가능해질 것으로 기대되어 진다. 이들 설계 문제들은 일반적인 토폴로지 망에서 정적인 경로 설정 및 파장할당을 대상으로 하여 발견적인 알고리즘을 얻고자 하였다. 또한 이를 통해 LP모형으로 얻은 하한 한계 값과 휴리스틱 알고리즘의 최소파장수와 동일한 값이 나올 수 있는 알고리즘을 구하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.10a
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• pp.981-984
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• 2009

In this paper, We design RS(255,239) decoder with modified Euclidean algorithm, which show polynomic coefficient state machine instead of calculating coefficients of modified Euclidean algorithm. This design can reduce complexity and implement High-speed Read Solomon decoder. Additionally, we have synthesized with Xilinx XC4VLX60. From synthesis, it can operate at clock frequency of 77.4MHz, and gate count is 20,710.

• 대한공업교육학회지
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• v.33 no.2
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• pp.170-191
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• 2008

Many former researchers demonstrated that algorithm learning has a positive outcome on students' problem-solving abilities. One of the methods for algorithm learning, the 'programming learning' method is highly effective. However, there are numerous constraints in schools for programming learning. This study attempts to overcome these issues. Squeak Etoys, one of the educational visual programming languages for easy and interesting learning, has been selected as a learning tool. We developed the algorithm-learning curriculum for middle school students. They were divided into a control group and an experimental group. The students learned on the basis of equal curriculum but, they used other learning tools through over a total 6 sessions. The result showed that Squeak Etoys based Algorithm learning has a positive effect on improving middle school learners' problem solving abilities, self-efficacies and logical thinking abilities. Although the students' logical thinking abilities in the experimental group are improved a lot more than the students' abilities in control group, the students' logical think abilities in the both groups are improved. Therefore, algorithm education in secondary schools are necessary. In conclusion, Squeak Etoys based Algorithm learning has a positive effect on problem solving ability and self efficacy. The developed curriculum can be applicable as a basis for study on algorithm learning and educational programming language.

• Proceedings of the KSME Conference
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• 2005.11a
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• pp.165.1-165.1
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• 2005

• Journal of the Korean Institute of Intelligent Systems
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• v.10 no.5
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• pp.478-486
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• 2000

This paper proposes a design method that can minimize the power dissipation of CMOS digital circuits without affecting their optimal operation speeds. The proposed method is based on genetic algorithms(GAs) combined to the retiming technique, a circuit transformation technique of repositioning flip-flops. The proposed design method consists of two phases: the phase of retiming for optimizing clock periods and the phase of GA retiming for minimizing power dissipation. Experimental results using Synopsys Design Analyzer show that the proposed design method can reduce the critical path delay of example circuits by about 30-50% and improve the dynamic power performance of the circuits by about 1.4~18.4%.