• Journal of the Korean Institute of Telematics and Electronics C
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• v.35C no.6
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• pp.56-66
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• 1998

This paper investigates a neuro-controller combined in parallel with a conventional linear controller of PID type in order to control nonminimum phase systems more efficiently. The objective is to minimize overall position errors as well as to maintain small undershooting. A costfunction is proposed with two conflict objectives. The neuro-controller is trained off-line with evolutionary programming(EP) in such a way that it becomes optimal by minimizing the given cost function through global evaluation based on desired control performance during the whole training time interval. However, it is not easy to find an optimal solution which satisfies individual objective simultaneously. With the concept of Pareto optimality and EP, we train the proposed controller more effectively and obtain a valuable set of optimal solutions. Simulation results show the efficacy of the proposed controller in a viewpoint of improvement of performance of a step response like fast settling time and small undershoot or overshoot compared with that of a conventional linear controller.

• Proceedings of the Korean Institute of Navigation and Port Research Conference
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• 2014.10a
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• pp.53-55
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• 2014

Offshore 에서의 oil & gas 생산은 해상이라는 환경으로 인한 고유의 특성 때문에 항상 다수의 변수들에 영향을 받으며, 막대한 비용이 소요되기 때문에 비용을 최소화하며, 비용 대비 수익을 최대화시키기 위한 optimal design이 필수이다. 본 논문은 가상의 offshore plant와 이에서 생산된 oil의 수요지들을 설정하여 시장수요에 따른 offshore 생산의 최적화 문제를 연구대상으로 하며, 다수의 offshore oil fields를 보유한 major oil company가 당면할 수 있는 offshore production에 관한 문제를 일반화하여 정의하고, 이윤을 극대화시킬 수 있는 최적화 모형을 혼합정수계획모형(mixed integer programming)으로 정식화 하였다. 최적화 모형의 해는 Microsoft office excel solver를 통해 구하였으며 그 계산실험의 결과를 요약하여 보고한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11b
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• pp.1031-1034
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• 2002

본 논문에서는 커널수준의 침입탐지를 위한 동적 침입탐지 규칙 변경 기법을 제안한다. 제안하는 기법은 침입탐지 규칙은 규칙타입 프로토콜 타입, 패킷 헤더와 패킷 페이로드에 대한 검사를 수행하기 위한 규칙들로 세분화하여 LVR로 표현하고 이들 LVR이 계층적으로 구성된 IDRL로 관리한다. 침입탐지는 IDRL을 이용하여 수행하며, 규칙에 대한 변경은 변경된 규칙에 대한 LVR을 구성하고 LV를 이용한 포인터 변경을 이용하여 IDRL에 반영하는 방법이다. 제안하는 기법은 IDRL을 이용한 침입탐지와 탐지규칙의 변경을 IDRL에 최소한의 비용으로 수행하고, LVR을 이용하여 침입탐지 규칙을 디스크와 메모리에 동일한 형태로 저장 및 관리하여 탐지규칙 초기화 비용과 변경 비용을 최소화할 수 있다. 이를 통하여 보다 안전한 커널 수준에서의 네트워크 보안을 위한 효율적인 동적 침입탐지 규칙 변경을 지원할 수 있다는 장점을 가진다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.10b
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• pp.364-366
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• 2003

수준 높은 소프트웨어의 품질과 개발, 유지보수 비용의 최소화, 제품 출하시간의 단축을 위하여 소프트웨어 프로세스에 대한 예측, 통제 가능성을 증가시키기 위함이다. 기업이 최고도의 높은 수준에 도달하기 의해서는 정량적인 모델에 의한 프로젝트 관리가 필요하다. 따라서 기업들은 SPICE/CMM와 같은 표준을 사용하여 조직의 프로세스 능력 수준을 평가하고 수준향상을 꾀한다. 조직의 프로세스의 능력을 평가하고 수준향상을 위해서는 신뢰성 있는 SPICE 심사의 심사결과에 대한 객관적인 신뢰성의 보장과 좀더 적은 비용으로 프로세스의 수준향상을 할 수 있는 방법이 필요하다. 본 논문에서는 SPICE 심사의 신뢰성을 얻기 위해 CMM/KPA 설문서를 통해 심사하고 SPICE심사의 결과를 비교 분석하여 SPICE심사의 신뢰성을 검증한다. 또한 이를 기반으로 CMM/KPA 설문서의 정량적인 모델을 제안함으로서 좀더 적은 비용과 시간으로 SPICE 심사의 결과와 같은 효과를 얻을 수 있게 한다.

• Journal of Korean Society of Transportation
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• v.17 no.5
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• pp.111-122
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• 1999

A service network design model for LTL freight transportation is formulated as a mixed integer Programming Problem with two heuristic solution a1gorithms. The Proposed model derives the transportation Path for each origination-destination pair, taking into account transportation cost over the links and handling costs over the nodes. The first algorithm searches for a local minimum solution from a given initial solution by improving the quality of solution repeatedly while the second a1gorithm searches for a better solution using Simulated Annealing Method. For both solution algorithms, the initial solution is derived by a modified reverse Diikstras shortest Path a1gorithm. An illustrative example, Presented in the last part of the Paper, shows that the proposed algorithms find solutions which reduce the cost by 12% and 15% respectively, compared to the initial solution.

• Proceedings of the Korean Operations and Management Science Society Conference
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• 1992.04b
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• pp.415-424
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• 1992

본 논문에서는 정수선형계획법을 반도체 설계자동화과정에 이용한 예를 보인다. 반도체 설계자동화과정은 매우 여러 단계를 거치게 되는데, 본 논문에서는 상위수준 합성중 스케쥴링(scheduling)문제에 정수선형계획법을 응용하였다. 여기서 스케쥴링 문제는 설계자동화의 초기단계에서 알고리듬으로 주어진 입력을 하드웨어 요소들로 표현하는 과정에서 매 제어단계(control step)에서 수행하여야 할 연산내용을 결정하는 문제이다. 스케쥴링의 목적함수는 주어진 제어단계 갯수내에서 하드웨어 비용의 최소화이다. 이를 위해 우선 ASAP(As Soon As Possible)과 ALAP(As Late As Possible)방법을 이용하여 매 연산의 수행시작이 가능한 가장 빠른 시간과 가장 늦은 시간을 구한다. 이 두 시간 사이가 각 연산의 time frame이 되며 이를 이용하여 스케쥴링 문제를 정수 선형 계획법으로 공식화하여 풀었다. 이 공식화는 chaining, multicycle연산, pipeline data path, pipeline기능 유닛등에도 일반화하여 적용가능함을 보인다. 실험을 통해 본 공식화 방법이 기존 알고리듬에 의한 해보다 우수한 해를 제공함을 보인다. 비교를 위해 잘 알려진 benchmark회로인 bandpass filter를 이용하였는데 이 회로는 8개의 덧셈, 7개의 뺄셈 및 12개의 곱셈연산을 포함하고 있다. 제시된 알고리듬은 이 회로를 8개의 제어단계내에 총비용 675 (연산별 하드웨어 비용은 라이브러리로 주어짐)로 스케쥴링하였는데 이는 기존의 최상의 결과인 685보다 우수한 결과이다.

• Journal of Korean Society of Industrial and Systems Engineering
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• v.33 no.1
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• pp.41-50
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• 2010

본 논문에서는 수명이 다한 제품이나 소비자가 더 이상 사용하지 않는 폐기품을 다시 재사용하거나 폐기하는데 필요한 일련의 활동을 위한 역방향 로지스틱스에서의 수거망 설계 문제를 다루고 있다. 수거망 설계 문제는 수거지점의 위치와 수요지의 폐기품을 수거 지점에 할당하는 것을 결정하는 문제로 정의할 수 있으며 수거지점은 재활용품이나 폐기품이 위치한 지점 근처에 위치하고 주어진 잠재적인 위치를 중에서 결정하게 된다. 여기서, 각 수거지점은 용량제약이 있어 수거 지점에 할당되는 폐기품의 양에는 제한이 있다. 본 논문에서 다루는 수거망 설계문제에서는 수거지점을 설치하는데 필요한 고정비용과 수요지와 수거지점간의 수송비용의 합을 최소화하는 것을 목적으로 한다. 또한 대상문제를 보다 명확히 설명하기 위하여 징수계획법을 이용한 수리적 모형을 제안하였으며 문제의 복잡도 인하여 타부 서치와 시뮬레이티드 어닐링 두 가지 형태의 탐색기법을 제안하였다. 이들 탐색기법에 대하여 최대 500개의 잠재적 위치를 가지는 문제에 대하여 실험을 수행하였고 실험결과를 제시하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.32 no.11B
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• pp.663-672
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• 2007

This paper proposes an algorithm for design of a multiple ring network that can be applied to an arbitrary topology in the WDM optical transport networks. Especially, we suggest an integer linear program(ILP) formulation with the objective of minimizing the total cost of nodes based on the reconfigurable OADM(ROADM) architecture and propose a heuristic algorithm to reduce computational complexity of the exact problem formulation. To evaluate the performance and validity of this scheme, we applied it to an NSFnet topology assuming the dynamic or static traffic condition and compared it with a mesh methodology about capacity of connection requests and the total cost of the nodes.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.11 no.3
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• pp.491-499
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• 2007

In this paper, we present a design method of the ternary logic circuits based on Reed-Muller expansions. The design method of the presented ternary logic circuits checks the degree of each variable for the coefficients of Reed-Holler Expansions(RME) and determines the order of optimal control input variables that minimize the number of Reed-Muller Expansions modules. The order of optimal control input variables is utilized the computation of circuit cost matrix. The ternary logic circuits of the minimized tree structures to be constructed by RME modules based on Reed-Muller Expansions are realized using the computation results of its circuit cost matrix. This method is only performed under unit time in order to search for the optimal control input variables. Also, this method is able to be programmed by computer and the run time on programming is $3^n$.

• The Transactions of the Korea Information Processing Society
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• v.5 no.12
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• pp.3088-3098
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• 1998

The arrangement graph, which is a viable interconnection scheme for parallel and distributed systems, has been proposed as an attactive altemative to the n-cube. However, A fault tolerant design model which is well suitable for the arrangement graph doesn't has been proposd until recently, but fault tolerant design modelsfor many schemes have been proposed ina large number of paper. So, our paper presents a new fault tolerant design technique suited for the arrangement graph. To maintains the previous structures when it ocurs a fault in the current processing, the scheme properly sugbstitutes a fault-componnent into the existing structures by adding a spare component. the first of all, it converts arrangement graph into a circulant graph using the hamiltonian property and then uses automorphism of circulant graph to tolerate faults. Also, We optimize the cost of rate fault tolerant architectures by adding exactly k spare processor while tolerating up to k processor and minimizing the maximum number of limks per processor. Specially, we proposes a new techniue to minimize the maximum number of links.