• 공학논문집
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• 제2권1호
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• pp.31-37
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• 1997

본 논문에서의 ALU는 덧셈, 뺄셈, 1증가, 1 감소, 2의 보수 등의 산술 연산을 수행하는 산술 연산 회로, 논리합, 논리곱, 배타논리합, 부정과 같은 논리 연산을 수행하는 논리 연산 회로, 쉬프트 연산 및 산술 혹은 논리 연산 회로의 연산 결과를 데이터 버스로 전송하는 기능을 담당하는 쉬프터로 구성되며, 이러한 기본적인 ALU 기능과 관련된 명령어는 Z80 명령어에서 추출하여 ALU의 내부 회로를 설계하였고, 이 설계된 회로를 그래픽 화면으로 구성하여 데이터의 연산이 ALU 내부에서 어떤 과정과 경로를 거쳐 수행되는 가를 비트 및 논리 게이트 단위까지 처리하여 ALU 구조와 단계별 연산 과정을 그래픽 형태로 학습하는 교육 시스템이다.

• 전자공학회논문지SC
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• 제47권1호
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• pp.42-46
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• 2010

정보보안을 위한 암호화는 종종 Galois Field 상에서 산술 연산의 형태로 이루어진다. 본 논문은 Galois Field 상에서 산술 정보의 지수 연산 처리를 효과적으로 수행하는 방법을 제안한다. 특히 기존의 비트별 병렬 처리 지수 연산기에서 게이트 카운트가 큰 요소를 제거하고, 시스템 상수를 효과적으로 사용하도록 개량함으로써, m 값이 큰 경우에도 고성능인 VLSI 시스템을 설계한다.

• 한국산학기술학회논문지
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• 제11권1호
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• pp.175-181
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• 2010

본 논문에서는 H.264 방식의 full HD실시간영상압축을 위한 율제어 모듈의 새로운 구조를 제안한다. 제안된 구조에서는 각 매크로블록 라인(full HD의 경우 120 매크로 블록, CIF 의 경우 22 매크로 블록)을 따라 율제어 알고리즘을 사용함으로서 QP 가 변경된다. JM의 H.264 율제어 알고리듬에는 복잡한 산술연산과 부동 소숫점 연산을 가지고 있기 때문에, 정수형 산술 CPU 를 통한 율제어 알고리듬의 구현은 불가능하다. 따라서 우리는 부동 소숫점 연산 유닛을 채용하고, 이 부동소숫점 연산 유닛을 이용하여, 율제어 알고리듬을 구현하였으며, 이 하드웨어를 통하여 실시간에 동작할 수 있음을 확인하였다.

• 한국컴퓨터산업학회논문지
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• 제3권2호
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• pp.149-158
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• 2002

본 논문에서는 광컴퓨터의 개발에 이용될 수 있는 산술논리연산회로(ALU)를 설계하고 검증한다. 전자회로 기술의 접목이 용이하고 가장 상용화가 잘된 $LiNbO_3$ 광스위칭 소자에 기반한 이 ALU는 산술논리 동작을 실행하는 연산회로, 오퍼런드와 연산결과를 저장하는 메모리 소자 그리고 명령어 선택을 위한 부가회로로 구성되며, 비트 단위 직렬 방식으로 동작하는 것이다. 본 논문에서는 또한 설계한 ALU 회로의 정확성을 검증할 수 있는 시뮬레이터를 구현하고, 일련의 기본 명령어들을 순차적으로 실행하면서 메모리와 누산기에 저장된 값의 단계적 변화를 확인하는 시뮬레이션을 통하여 설계한 ALU가 정확함을 보인다.

• 한국통신학회논문지
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• 제28권7A호
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• pp.547-556
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• 2003

본 논문에서는 저 면적 타원곡선 암호프로세서를 위한 GF(2$^{m}$ )상의 새로운 산술 연산기를 제안한다. 제안된 연산기는 바이너리 확장 최대공약수 알고리즘과 MSB(Most Significant Bit) 우선 곱셈 알고리즘으로부터 하드웨어 공유를 통하여 LFSR(Linear Feed Back Shft Register)구조로 설계되었으며, 나눗셈 및 곱셈 모두를 수행 할 수 있다. 즉 나눗셈 모드에서 2m-1 클락 사이클 지연 후 나눗셈의 결과를 출력하며, 곱셈 모드에서 m 클락 사이클 지연 후 곱셈 결과를 각각 출력한다. 본 논문에서 제안된 연산기를 기존의 나눗셈기들과 비교 분석한 결과 적은 트랜지스터의 사용으로 계산 지연시간을 감소 시켰다. 또한 제안된 연산기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m 에 대하여 높은 확장성 및 유연성을 제공한다 따라서, 본 연구에서 제안된 산술 연산기는 타원곡선 암호프로세서의 나눗셈 및 곱셈 연산기로 사용될 수 있다. 특히 스마트 카드나 무선통신기기와 같은 저 면적을 요구하는 응용들에 매우 적합하다.

• 한국통신학회논문지
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• 제29권1C호
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• pp.35-44
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• 2004

본 논문은 차세대 정지영상 압축방식인 JPEG2000 코덱의 엔트로피 코딩 알고리즘의 하드웨어적 구조를 제안하고, 설계하였다. 구현된 엔트로피 코더는 컨텍스트 기반의 산술부호화기로서 컨텍스트 추출부(CE)와 산술부호화기(AC)로 구성된다. CE는 각 코팅패스에서 코딩에 참여하지 않는 샘플은 skipping 함으로써 동작속도를 향상시켰으며, AC는 MQ coder에 기반을 둔 산술부호화기로서, 곱셈과 나눗셈 연산대신 단순 가감산과 shift 연산망을 이용하여 구조를 단순화하고 연산량을 줄임으로써 동작속도를 향상시켰다. 설계된 엔트로피 코더는 VHDL 모델링후 Xilinx FPGA technology를 이용하여 합성한 후 동작을 검증하였으며, 30MHz의 동작속도를 보인다.

• 한국컴퓨터정보학회논문지
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• 제7권4호
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• pp.89-93
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• 2002

본 논문에서는 32비트 DSP에 사용 가능한 ALU를 설계하였다. 이 ALU는 32비트 연산을 기본 단위로 하고 있으며 5단 파이프라인 중에서 execution 단계에 해당된다. ALU에서 지원하는 기능은 덧셈, 뺄셈, 나눗셈과 같은 산술연산, AND, XOR과 같은 논리연산, 그리고 쉬프트 등이다. 기능별로 여러 기능 블록을 사용하지 않는 대신 몇 개의 기능 블록만을 만들고, 회로 동작이 이 기능 블록들을 공유하도록 설계하였으며, ALU를 설계하기 위해 각 기능 블록을 HDL로 기술하여 시뮬레이션을 수행하였다. 이ALU는 32 비트 DSP에 사용 가능하도록 설계되었다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2014년도 추계학술대회
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• pp.200-202
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• 2014

본 논문은 High bit-depth 를 위한 SIMD (Single Instruction, Multiple Data) 명령어 기반 보간 필터 고속화 방법을 제안한다. 픽셀 연산을 기반으로 하는 보간 필터링은 HEVC 복호화기에서 높은 복잡도를 차지하고 있지만 반복적인 산술연산을 수행하기 때문에 SIMD 를 이용한 고속화에 적합한 구조를 가지고 있다. 이러한 이유로 본 논문에서는 보간 필터 연산에 대하여 SIMD 명령어를 이용하여 메모리를 효율적으로 사용하여 고속화하는 방법을 제안한다. 제안하는 기술은 HEVC 참조 소프트웨어 HM 12.0-RExt 4.1 에 기반을 둔 ANSI C 기반 자체 개발 HEVC RExt 복호화기 소프트웨어에서 평균 8.5%의 복호화 속도향상을 보였으며, 보간 필터의 수행 시간을 평균 24.8% 향상시켰다.

• 대한수학교육학회지:수학교육학연구
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• 제27권4호
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• pp.765-789
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• 2017

산술 지도 시 산술적 사고의 측면을 강조해야 한다는 데에 다수의 동의가 있어왔음에도 불구하고, 국내에서 산술적 사고 자체에 주목한 연구는 찾아보기 어렵다. 산술적 사고에 초점을 맞춘 지도를 위해서는 산술적 사고의 의미와 요소를 면밀히 분석할 필요가 있다. 본 연구에서는 산술적 사고의 의미와 요소를 파악하기 위해 문헌 분석을 실시하였고, 산술적 사고의 요소를 추출하기 위한 이차적인 방법으로 전문가 델파이 조사를 실시하여 종합적으로 산술적 사고의 요소를 추출하였다. 연구 결과, 내용적 사고로서 산술적 사고의 의미를 파악하고, 수 관련 5가지, 연산 관련 11가지, 공통 요소 2가지로 총 18가지의 산술적 사고 요소를 추출하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.401-404
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• 2016

본 논문은 HEVC의 엔트로피 코딩방법인 CABAC Encoder를 위한 효율적인 하드웨어 구조를 제안한다. CABAC의 이진 산술 부호화(Binary Arithmetic Encode)는 각 단계간의 의존도가 높아 빠른 연산이 어렵다. 제안하는 이진 산술 부호화기는 입력으로 들어오는 빈을 고속으로 처리하기 위하여 4단계의 파이프라인 구조로 설계 되었다. 입력 빈의 값에 따라 MPS(Most Probable Symbol) 혹은 LPS(Least Probable Symbol)로 결정되어 이진 산술 부호화를 수행 하며 반복되는 연산으로 발생하는 Critical path는 LUT를 사용하여 줄일 수 있었고 하드웨어 면적을 줄이기 위해 메모리를 사용하지 않는 구조로 설계 되었다. 제안하는 CABAC의 이진 산술 부호화기는 Verilog-HDL로 설계하였으며 65nm 공정으로 합성하였다. 합성 결과 게이트수는 3.17k 이며 최대 동작주파수는 1.53GHz이다.