• 전자공학회논문지C
• /
• 제36C권5호
• /
• pp.1-12
• /
• 1999

본 논문에서는 스위치-레벨 회로의 검증(verification)을 위해서 이진 결정 다이어그램(BDD : Binary Decision Diagram)을 구현하는 새로운 알고리즘을 제안한다. 스위치-레벨에서 기능(function)들은 스위치들의 직$\cdot$병렬 연결에 의해서 결정되며, 결과 논리 값은 논리 '0'과 '1'뿐만 아니라, 초기 상태, 고 임피던스와 불안정 상태를 가진다. 따라서, 본 논문에서는 "스위치-레벨 이진 결정 다이어그램(SLBDD : Switch- Level Bianary Decision Diagram)"으로 정의한 비 사이클 그래프(acyclic graph)들을 사용해서 스위치-레벨 회로의 가능들을 표현하도록 BDD를 확장하였다. 그러나, 그래프의 기능적 표현을 최악의 경우 입력 변수들의 수에 지수 함수적이 되므로, 결정 다이어그램의 변수 순서(ordering)는 그래프 크기에 주된 역할을 하게된다. 따라서, 패스-트랜지스터와 도미노-논리가 존재하는 사전에 충전하는 회로(Precharging circuitry)에서 그래프 크기에서의 효율성을 위한 입력 순서 알고리즘을 제안한다. 그리고, 실험 결과는 여러 가지 벤치-마크 회로에서 여러 번의 실험을 통해서 제안된 알고리즘이 스위치-레벨에서의 기능적 시뮬레이션, 전력 측정과 결점 시뮬레이션에 적용될 수 있을 만큼 충분히 효율적임을 보여준다.율적임을 보여준다.

• 정보처리학회논문지A
• /
• 제9A권3호
• /
• pp.281-286
• /
• 2002

본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 곱셈 $A({\times})B$ mod G,({\times})를 수행하는 LSB 우선 디지트 시리얼 시스톨릭 곱셈기를 구현하였다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L] 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과, 더 간단한 하드웨어 구조를 가지고, 데이터 처리 지연 시간이 감소되었다. 또한 본 연구에서 제안한 구조는 단방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다.

• 한국통신학회논문지
• /
• 제27권6C호
• /
• pp.625-631
• /
• 2002

본 논문에서는 유한 필드 GF(2")상에서 모듈러 곱셈 A(x)B(x) mod G(x)를 수행하는 MSB 우선 디지트 시리얼곱셈기를 설계하였다. 이를 위하여 GF(2")상에서 MSB 우선 곱셈 알고리즘으로부터 자료 의존 그래프를 구하고, 이를 이용하여 효율적인 디지트 시리얼 시스톨릭 곱셈기를 설계한다. 설계된 곱셈기에 대한 VHDL 코드를 구하고 시뮬레이션을 거친 후 FPGA 로 구현한다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L) 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과 시간 및 공간 복잡도가 감소되었으며, 간단한 구조로서 데이터 처리 지연시간을 줄일 수 있다. 또한 본 연구에서 제안한 구조는 단 방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다.

• 대한기계학회논문집A
• /
• 제35권9호
• /
• pp.983-989
• /
• 2011

본 연구에서는 경제요소법을 이용한 프레팅 마멸 예측을 위한 수치적 알고리즘을 개발하였다. 반무한체 해석을 통해 사각조각면위의 균일분포하중과 탄성변형량의 관계로부터 접촉 계면의 응력을 계산하였고 Archard wear 모델을 이용해 각 격자의 마멸 깊이를 계산하여 접촉면의 형상을 예측할 수 있는 알고리즘을 제시하였다. 본 연구의 정확성을 검증하기 위해 McColl 등의 연구와 비교하였고 개발된 알고리즘을 구접촉 모델에 확장하여 그 유용성을 확인하였다. 아울러 프레팅 해석의 효율적인 계산을 위해 한 step당 사이클 증가량인 step cycle이 해의 정확성에 미치는 영향을 검토하여 step cycle 설정의 중요성을 제시하였다.

• 전기전자학회논문지
• /
• 제25권1호
• /
• pp.174-179
• /
• 2021

에드워즈 곡선 Edwards25519와 Edwards448 상의 점 스칼라 곱셈(point scalar multiplication; PSM)을 지원하는 EdCC (Edwards curve cryptography) 코어를 설계하였다. 저면적 구현을 위해 워드 기반 몽고메리 곱셈 알고리듬을 기반으로 유한체 곱셈기를 설계하였으며, 나눗셈 연산 없이 점 연산을 구현하기 위해 확장 트위스티드 에드워즈 좌표계를 적용하였다. EdCC 코어를 100 MHz의 클록으로 합성한 결과, 24,073 등가 게이트와 11 kbit의 RAM으로 구현되었으며, 최대 동작 주파수는 285 MHz로 추정되었다. Edwards25519와 Edwards448 곡선 상의 PSM을 각각 초당 299회, 66회 연산하는 것으로 평가되었으며, 유사한 구조의 타원곡선 암호 코어에 비해 256 비트 PSM 연산에 소요되는 클록 사이클 수가 약 60 % 감소하여 연산 성능이 약 7.3 배 향상되었다.

• 대한전자공학회논문지SD
• /
• 제46권8호
• /
• pp.102-116
• /
• 2009

최근 멀티코어 프로세서의 이용이 증가함에 따라, 멀티코어환경에서 고성능 H.264/AVC 코덱을 구현하기 위한 다양한 병렬화 기법들이 제안되고 있다. 이러한 기법들은 병렬화 기법 적용 방식에 따라 태스크 레벨 병렬화 기법과 데이터 레벨 병렬화 기법으로 구분된다. 태스크 레벨 병렬화 기법을 이용한 파이프라인 병렬화 기법은 H.264 알고리즘을 파이프라인 단계로 나누어 구현하며, 일반적으로 화면 사이즈가 작고 복잡도가 낮은 비트스트림에 유리하다. 그러나 프로세싱 모듈별 수행시간 차이가 커서 로드밸런싱이 좋지 않고, 파이프라인 단계의 수가 제한적이라 성능 확장성에 제한이 있어 HD 비디오같이 해상도가 큰 비트스트림 처리에는 적합하지 않은 단점이 있다. 본 논문에서는 로드밸런싱 및 성능 확장성을 고려하여 매크로블록 라인 단위로 쓰레드를 할당하는 수평적 데이터 레벨 병렬화 기법을 제안하고, 이에 대한 성능 예측 수식 모델을 통하여 성능을 예상한다. 또한 성능 예측의 정확성을 검증하기 위해 JM 13.2 레퍼런스 디코더에 대한 데이터 레벨 병렬화 기법을 ARM11 MPCore 환경에서 구현하고 이에 대한 성능 검증을 수행하였다. SoCDesigner를 이용한 사이클 단위의 성능 측정 결과, 본 논문에서 제시하는 쓰레드 증가에 대한 병렬화 기법의 성능 변화를 비교적 높은 수준의 정확도로 예측 가능하였다.

• 대한전자공학회논문지SD
• /
• 제48권10호
• /
• pp.72-81
• /
• 2011

본 논문에서는 IEEE754 표준의 단정도 및 배정도를 지원하는 새로운 부동소수점 변환기를 제안하고 설계하였다. 제안된 변환기는 부호 있는 정수(32비트/64비트)와 부동소수점(단정도/배정도) 간 변환, 부호 없는 정수(32비트/64비트)를 부동소수점(단정도/배정도)으로의 변환, 부동소수점 단정도와 배정도 간 변환뿐만 아니라 부호 있는 고정소수점(32비트 64비트)과 부동소수점(단정도 배정도) 간 변환을 지원한다. 모든 입력 형태를 하나의 형태로 만드는 새로운 내부 형태를 정의함으로써 출력 형태의 표현 범위에 따른 오버플로우 검사를 쉽게 하도록 하였다. 내부 형태는 IEEE754 2008 표준에서 정의된 부동소수점 배정도의 확장된 형태(extended format)와 유사하다. 이 표준에서는 부동소수점 배정도의 확장된 형태(extended format)의 최소 지수부 비트폭은 15비트라고 명시하지만 제안된 컨버터를 구현하는데 11비트만으로도 충분하다. 또한 덧셈기가 대신 +1 증가기를 사용하면서 라운딩 연산과 음수의 정확한 표현이 가능하도록 변환기의 라운딩 스테이지를 최적화하였다. 단일 클럭 사이클 데이터패스와 5단 파이프라인 데이터패스를 설계하였다. 변환기의 두 데이터패스에 대한 HDL 모델을 기술한 후에 Synopsys design compiler를 사용하여 TSMC 180nm 공정 라이브러리로 합성하였다. 합성 결과의 셀 면적은 12,886 게이트(2입력 NAND 게이트 기준)이고 최대 동작 주파수는 411MHz이다.

• 한국전통조경학회지
• /
• 제32권4호
• /
• pp.37-49
• /
• 2014

본 연구는 조선시대 읍치로부터 성장한 지방 소도읍의 하나인 고산을 대상으로 형태학적 개념과 연계하여 도시의 형성 발달과정에서 나타나는 형태구조와 도시평면 변화과정을 시계열적으로 분석해보고 시기별 형태특성을 도출해보고자 하는데 목적이 있다. 본 연구에서는 고산의 도시형태 분석을 위하여 콘젠과 카니지아가 설정한 도시형태 분석개념을 토대로 형태구조, 도시평면, 경로체계, 개발규정선, 전이지대, 중심지구, 평면단위, 형태시기, 브레이크 포인트, 자투리필지, 유휴지, 사유화 등의 개념을 도입하였다. 고산현시대에 골격이 형성된 고산의 도시형태 변천과정에는 도시형태 형성-구시가(kernel)의 형태구조 해체 재편-중심지구(epidome district)의 형성 발달-확장형 충진-중심지구 확장 재편으로 이어지는 순환적 사이클이 존재하고 있다. 공공사업은 고산의 형태구조와 도시평면의 변화를 주도하는 요인으로 작용하였다. 초기 단계 고산의 형태적 변화과정에는 간선경로로서 구시가(kernel)을 관통하며 개설된 신작로(고산로)와 이를 연결하는 계획로가 중요한 영향을 미치고 있다. 신작로 개설을 계기로 T(십(十))자형 골격도로체계를 바탕으로 구시가의 대부분을 점유하고 있던 관아시설구역의 평면단위가 소블록 단위의 개방형 평면단위로 전이되었다. 이와 더불어 신작로와 시장 경계도로를 따라 상가가 들어서면서 선형의 평면단위를 지니는 노선상가와 시장이 어우러진 근대적 중심지구를 형성하게 되었다.

• 한국통신학회논문지
• /
• 제27권12C호
• /
• pp.1288-1298
• /
• 2002

타원곡선 암호시스템을 GF(2$^{m}$ )상에서 고속으로 구현하기 위해서는 빠른 나눗셈기가 필요하다. 빠른 나눗셈 연산을 위해선 비트-패러럴 구조가 적합하나 타원곡선 암호시스템이 충분한 안전도를 가지기 위해서는 m의 크기가 최소한 163보다 커야 한다. 즉 비트-패러럴 구조는 0(m$^2$)의 면적 복잡도를 가지기 때문에 이러한 응용에는 적합하지 않다. 따라서, 본 논문에서는 CF(2$^{m}$ )상에서 표준기저 표기법을 사용하여 모듈러 나눗셈 A(x)/B(x) mod G(x)를 고속으로 수행하는 새로운 비트-시리얼 시스톨릭 나눗셈기를 제안한다. 효율적인 나눗셈기 구조를 얻기 위해, 새로운 바이너리 최대공약수(GCD) 알고리즘을 유도하고, 이로부터 자료의존 그래프를 얻은 후, 비트-시리얼 시스톨릭 나눗셈기를 설계한다. 본 논문에서 제안한 나눗셈기는 0(m)의 시간 및 면적 복잡도를 가지며, 연속된 입력 데이터에 대하여, 초기 5m-2 사이클의 지연 후, m 사이클 마다 나눗셈의 결과를 출력한다. 제안된 나눗셈기를 동일한 입출력 구조를 가지는 기존의 연구 결과들과 비교 분석한 결과 칩 면적 및 계산 지연시간 모두에 있어 상당한 개선을 보인다. 따라서 제안된 나눗셈기는 적은 하드웨어를 사용하면서 고속으로 나눗셈 연산을 수행할 수 있기 때문에 타원곡선 암호화시스템의 나눗셈 연산기로 매우 적합하다. 또한 제안한 구조는 기약 다항식(irreducible polynomial) 선택에 있어 어떤 제약도 두지 않고, 단 방향의 신호흐름을 가지면서, 매우 규칙적이기 때문에 필드 크기 m에 대해 높은 유연성 및 확장성을 제공한다.였다. an extraction system, a new optical nonlinear joint transform correlator(NJTC) is introduced to extract the hidden data from a stego image in real-time, in which optical correlation between the stego image and each of the stego keys is performed and from these correlation outputs the hidden data can be asily exacted in real-time. Especially, it is found that the SNRs of the correlation outputs in the proposed optical NJTC-based extraction system has been improved to 7㏈ on average by comparison with those of the conventional JTC system under the condition of having a nonlinear parameter less than k=0.4. This good experimental results might suggest a possibility of implementation of an opto-digital multiple information hiding and real-time extracting system. 촉각에 있는 지각신경세포가 뇌의 촉각엽으로 뻗어 들어가 위의 5가지 신경연접중 어느 형을 형성하는지를 관찰하기 위하여 좌측 촉각의

• Journal of Chest Surgery
• /
• 제30권9호
• /
• pp.876-884
• /
• 1997

서울대학교병원 흉부외과에서는 1994년 3월부터 1996년 5월까지 14명의 환자에 있어서 심장이식술을 시행 하였다. 남자가 9명 여자가 5명이었으며 평균나이는 40.8 $\pm$ 12.4세 이었다. 수술전 모든 환자들은 UiID Fc III 또는 IV이었으며 술전 진단은 확장성 심근병증이 11명, 제한성 심근병증이 3명이었다. 장기 공여자의 평균연령은 24.9 $\pm$ 10.2세 이었으며 뇌사의 원인으로는 교통사고에 의한 뇌손상이 8명으로 가장 많았으며 거미막하 출혈이 2명, 이 물질에 의한 기도폐쇄, 추락사고, 뇌종양, 익사사고 등이 각각 1명이 었다. 수혜자와 공여자의 혈액형은 11명에 있어서는 일치되었고 2명에 있어서는 적합하였으나 1명의 환자에 있 어서는 부적합하였다. 11명의 환자에 있어서는 양대정맥을 직접 문합하는 방법을 사용하였으며 3명의 환자에 있어서는 우심방을 연결하는 방법을 사용하였으며 평균 이식심장 허혈시간은 157.8 $\pm$ 43.8분(94-220분) 이었다. 2명이 사망하 여 병원 사망률은 14.3%이었다. 사망원인은 우심실부전, 사이클로스포린 유발성 용혈성요독증후군, 거부반응 으로 인한 다발성 장기부전과 대동맥 문합부위 가성동맥류의 파열로 의심되는 酉\ulcorner銖汰潔駭\ulcorner 평균추적기간은 16.2 $\pm$ 9.0개월(3-28개월) 이었으며 만기사망은 1례 있었다. (8.3%) 마지막 추적당시 급성 거부반응으로 치료를 받고 있는 1명을 제외한 모든 환자들은 UnD Fc I이었다. 병원사망을 포함한 1개월 및 6개월, 2년 생존율은 각각 n.9 $\pm$ 6.9%, 85.7 $\pm$ 9.4% , 77.1 $\pm$ 11.7% 이었다. 결론적으로 심장이식술은 말기 심부전환자의 이상적인 치료법이며 앞으로 장기적인 추적검사가 필요하리라 생각된다.