• The Journal of Korean Institute of Communications and Information Sciences
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• v.16 no.1
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• pp.13-22
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• 1991

In this paper we designed 2 bit ECC(Error Checking and Correction) circuit using Single Layer Perceptron type neural networks. We used (11, 6) block codes having 6 data bits and 8 check bits with appling cyclic hamming codes. All of the circuits are layouted by CMOs 2um double metal design rules. In the result of circuit simulation, 2 bit ECC circuit operates at 67MHz of input frequency.

• Proceedings of the KAIS Fall Conference
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• 2010.11a
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• pp.216-220
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• 2010

본 연구는 앞으로 개발될, 혹은 현재 개발이 진행중인 16 비트 CPU를 위한 C 컴파일러를 개발하고자 한다. 본 연구는 다양하고 특별한 용도의 새로운 CPU를 위한 새로운 C 컴파일러들을 보다 쉽게 개발할 수 있게 한다. 공개 소프트웨어인 GNU C 컴파일러 생성기를 사용하여 새로운 CPU의 기능들을 명세하고, 기계 의존 원시 파일들을 수정함으로서 새로운 컴파일러를 개발할 수 있다. 개발된 컴파일러는 16 비트 CPU가 지원하는 16 비트 산술 연산 뿐만 아니라, 16 비트 CPU가 지원하지 않는 16 비트 산술 연산, 32 비트 Data Movement 연산, 32 비트 산술 연산, 32 비트 floating point 연산까지 가능하다. 그러나, 배열, 포인터, 구조체 등과 같은 고급 기능들을 지원하기 위해서는 더 많은 연구가 필요하다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.8 s.350
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• pp.27-34
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• 2006

During Built-In Self-Test(BIST), The set of patterns generated by a pseudo-random pattern generator may not provide sufficiently high fault coverage and many patterns were undetected fault. In order to reduce the test time, we can remove useless patterns or change from them to useful patterns. In this paper, we reseed modify the pseudo-random and use an additional bit flag to improve test length and achieve high fault coverage. the fat that a random tset set contains useless patterns, so we present a technique, including both reseeding and bit modifying to remove useless patterns or change from them to useful patterns, and when the patterns change, we choose number of different less bit, leading to very short test length. the technique we present is applicable for single-stuck-at faults. the seeds we use are deterministic so 100% faults coverage can be achieve.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.841-843
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• 2005

최근 64비트 CPU의 시장 출시가 활발해지고 있으며, 메모리 모듈 또한 대용화가 이루어지고 있다. 이에 대용량 메모리를 64비트 CPU 플랫폼에서 효과적으로 테스트하는 방법을 개발할 필요성이 대두되고 있다. 본 논문에서는 x86-64 기반 리눅스 2.6.11 커널에서 물리 메모리의 테스트 영역을 확장하는 기법을 제안한다. 제안된 기법에는 응용이나 커널에서 물리 메모리에 대한 직접 접근, 프로그램을 사용자가 원하는 물리 메모리로 배치, 프로그램의 동적 재배치 등의 방법을 통해 테스트 영역을 확장 한다. 현재 64 비트 CPU를 지원하는 OS는 리눅스와 윈도우즈 64비트 에디션 등이 있다. 기존 리눅스 커널을 그대로 사용하였을 때 프로그램 등이 이미 사용 중인 물리 메모리에 대해서는 메모리 테스트를 수행 할 수 없었으나, 각 프로그램들을 물리 메모리에서 재배치하여, 원하는 곳의 메모리를 테스트 할 수 있도록 커널 수정을 통하여 구현하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.4
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• pp.645-651
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• 2009

In this paper, we present bit error rate(BER) performance of an adaptive decision feedback equalizer(DFE) using experimental data. The experiment was performed at the shore of Geoje in November 2007. The BER of the adaptive DFE whose tap weight is updated by RLS is described with change of feedforward filter length, feedback filter length, training sequence length, and delay, which shows that the uncoded average BER is $4{\times}10^2\;and\;1.5{\times}10^{-2}$ with transmission range of 9.7km and 4km, respectively. The BER of the adaptive DFE can be lower than 10-3 by a forward error correction code and therefore the adaptive DFE may be a good candidate for a high speed AUV communications since the volume and weight of the underwater acoustic modem should be small because of the restricted space and power in the battery-operated AUV.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.12
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• pp.22-28
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• 2008

This paper designed a efficient 8-bit CMOS analog-to-digital converter(ADC) for an SOC(System On Chip) application. The architecture consists of two modified 4-bit full-flash ADCs, it has been designed using a more efficient architecture. This is to predict roughly the range in which input signal residers and can be placed in the proximity of input signal based on initial prediction. The prediction of input signal is made available by introducing a voltage estimator. For 4-bit resolution, the modified full-flash ADC need only 6 comparators. So a 8-bit ADC require only 12 comparators and 32 resistors. The speed of this ADC is almost similar to conventional full-flash ADC, but the die area consumption is much less due to reduce numbers of comparators and registors. This architecture uses even fewer comparator than half-flash ADC. The circuits which are implemented in this paper is simulated with LT SPICE tool of computer.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.15 no.11
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• pp.937-944
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• 1990

For the performance improvement in DSBC speech coder two possibilities are proposed. To reduce computational complexity the conventional dynamic bit allocation algorithm are modified. The subband weighting is also presented to avoid hissing noise effect when Gaussian noises are inserted in the regeneration of empty band. The simulation demonstrates that the discussed techniques may suitable for the performance enhancement at the speech output.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.5B
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• pp.669-676
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• 2001

본 논문은 DCT 기반의 블라인드 워터마킹 방법에 관한 연구 결과이다. 본 논문에서 사용한 4096비트의 워터마크는 512x512 영상이 수용할 수 있는 최대 용량의 절반에 해당한다. 각 워터마크 비트는 8x8 DCT 블록의 12개의 계수에 확산 패턴을 이용하여 삽입하였다. 워터마크 삽입 과정에서, 워터마크 이득 계수는 비가시성과 견고성을 고려하여 최적화되었다. 워터마크 검출 과정에서는, 상관검출을 통하여 워터마크에 대한 예비판정을 하며, 이진가설 검증의 검증 과정을 통해서 예비판정에서의 검출 오류를 수정하였다. 검증 과정에서는 복원된 DCT계수를 이용한 가중치가 사용되었으며, 대부분의 예비 판정의 오류는 검증 과정에서 수정이 되었다. 실험 결과, 영상에 공격이 가해지지 않은 경우는 최종 검증 후에 BER이 0.5% 미만으로 낮아졌으며, 20% JPEG의 고압축에서도 BER이 9% 미만으로 산출되었다. 기존의 방법들과의 비교에서, 제안한 방법은 워터마크 검출 성능 및 워터마크 용량 측면에서 우수하였다.

• The Journal of Information Technology
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• v.3 no.1
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• pp.61-72
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• 2000

In this paper, we propose a bit-sliced modular multiplication algorithm and a bit-sliced modular multiplier design meeting the increasing crypto-key size for RSA public key cryptosystem. The proposed bit-sliced modular multiplication algorithm was designed by modifying the Walter's algorithm. The bit-sliced modular multiplier is easy to expand to process large size operands, and can be immediately applied to RSA public key cryptosystem.

• Proceedings of the Korea Information Processing Society Conference
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• 2016.04a
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• pp.31-32
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• 2016

최근 소형 임베디드 시스템에서 고사양 컴퓨터 시스템까지 저장매체로 낸드 플래시 메모리를 채택하고 있다. 낸드 플래시는 물리적 성질로 인해 비트 오류가 발생하며 저장매체로써의 신뢰성이 부각되고 있다. 낸드 플래시 연구를 위해 낸드 플래시 하드웨어로 실험 환경을 구성할 경우 다른 종류의 낸드 플래시 하드웨어를 테스트하려면 전체 실험 환경을 수정해야 하는 번거로움이 발생한다. 본 논문은 실제 낸드 플래시의 비트 오류율(Bit Error Rate : BER)을 수집하여 비트 오류 발생 모델을 구축하였고 리눅스 커널의 낸드 플래시 시뮬레이터인 NANDSim에서 가상으로 생성한 낸드 플래시 종류에 따라 비트 오류율을 적용하여 소프트웨어적 실험 환경을 구성하였다.