본 논문에서는 비트 플래인 상에서 지역적인 복잡도를 이용하여 커버 이미지를 분할한 후 비밀 데이터를 삽입하는 스테가노그라피 방법을 연구하였다. 이 방법은 복잡도를 이용하여 비트 플래인 이미지를 informative 영역과 noise-like 영역으로 나누고, noise-like 영역에 데이터를 삽입한다. 삽입되는 데이터가 간단하다면 image conjugation을 적용하여 복잡한 형태로 만들어 커버 이미지에 삽입한다. 본 연구에서는 삽이 용량을 증가시키기 위해 복잡도를 모든 비트 플래인에 적용시키지 않고, 선택적으로 적용하여 46%의 최대 삽입용량과 화질의 증가를 얻을 수 있었다.
영상의 점진적 전송 방식은 데이터의 전송이 진행되는 동안 수신측에서 낮은 해상도의 영상에서부터 점진적으로 더 높은 해상도의 영상으로 해상도를 향상시켜나가는 방법이다. 이것은 데이터 전송의 초기에 영상의 가치를 판단하여 나머지 부분의 전송을 진행하거나 취소할 수 있어 제한된 전송 대역을 효과적으로 이용할 수 있다. 본 논문에서는 효율적인 영상의 점진적 전송을 실현하기 위하여 영상을 비트플래인으로 분리한 후 각 플래인을 상보 쿼드트리 구조로 재구성하였다. 그리고 상보 쿼드트리의 각 레벨과 각 비트플래인의 데이터를 적절한 순서로 전송하여 전송의 초기에 보다 적은 데이터로 영상의 내용을 대체적으로 파악할 수 있도록 하였다.
Wong 은 디지털 영상의 인증과 무결성을 위해 해쉬 함수와 암호화 알고리즘을 공간 영역상에서 적용하였다. 본 논문에서는 웨이블릿 변환 영역 상에서 Wong 의 방법을 토대로 하여 fragile 워터마킹 방법을 제안한다. 즉, 삽입할 워터마크를 LSB 만 아니라 웨이블릿 계수의 비트 플래인을 고정시키지 않고 삽입함으로써, 워터마크의 삽입이 LSB에 고정되는 Wong 방법의 단점을 보완하였다. 실험결과 약간의 변형에도 영상의 변형 유무와 변형된 위치를 확인할 수 있었다.
본 논문에서는 무선통신시스템의 수신단에 적용될 수 있는 6비트 100MHz 플래쉬 A/D 변환기를 설계하였다. 제안하는 플래쉬 A/D 변환기는 해상도가 1비트씩 증가함에 따라 2배수로 증가하는 S-R 래치 회로를 단순화하여 집적화 하였다. 기존 NAND 기반의 S-R 래치 회로에 사용되던 8개의 MOS 트랜지스터 숫자를 6개로 줄였으며, 비교단의 동적 소비전력을 최대 12.5%까지 감소되도록 설계하였다. 설계된 A/D 변환기는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정을 사용하여 제작되었고, 전원 전압 1.8V, 샘플링 주파수 100MHz에서의 전력소모는 282mW이다. 입력 주파수 1.6MHz, 30MHz에서의 SFDR은 각각 35.027dBc, 31.253dBc이며, 4.8비트, 4.2비트의 ENOB를 나타내었다.
본 논문은 데이터 통신의 전송효율 측면에서 OSI 표현계층에서 수행되는 문자의 원천부호화에 대하여 연구하였다. 데이터링크 계층의 HDLC와 PPP 프로토콜은 프레임과 프레임간의 식별 및 수신기의 동기화 패턴용으로 프레임의 맨 앞뒤에 FLAG 바이트를 삽입한다. 이 FLAG 바이트는 "01111110"의 8비트열로 구성된다. 그러므로 데이터비트열에서 "0"비트 이후 "1"의 비트가 연속하여 5개 이상 발생될 경우 데이터비트열이 플래그(flag)로 혼동되어 질 수 있다. 이를 방지하기 위해 HDLC에서는 데이터 비트열에 "1"의 비트가 5개 이상 연속될 경우 5번째 비트 다음에 "0"비트를 인위적으로 추가해 주고 있다. 그러므로 문자 부호에 연속 5개의 "1"비트열이 많이 발생하도록 부호화하게 되면 데이터 통신의 전송 효율에 영향을 주게 된다. 본 본문에서는 문자부호에 연속 5개 이상의 비트"1"이 발생 되지 않도록 하는 문자부호화 규칙을 제시하였다.
논문에서는 프레임릴레이 프로토콜을 사용하는 암호 통신 시스템에 적합한 키 스트림 동기 방식을 제안하였다. 제안된 주소영역의 확장 비트를 이용한 키 스트림 동기 방식은 단위 측정 시간 동안 측정된 프레임릴레이 프로토콜의 주소영역의 확장 비트 정보와 플래그 패턴의 수신률을 이용하여 문턱값보다 적은 경우에 동기 신호와 세션 키를 전송하므로써 종래의 주기적인 동기 방식에서 전송 효율성 저하와 주기적인 상이한 세션 키 발생, 다음 주김까지 동기 이탈 상태로 인한 오류 확산 등의 단점을 해결하였다. 제안된 알고리즘을 데이터 링크 계층의 처리기능을 최소화하여 패킷 망의 고속화가 가능하도록 설계된 프레임릴레이 프로토콜에서 서비스되는 동기식 스트림 암호 통신 시스템에 적용하여 slip rate $10^{-7}$의 환경에서 주기가 Isec인 주기적인 동기 방식에서 요구되는 9.6*10/ sup 6/비트에 비해 6.4*$10^{5}$비트가 소요됨으로써 전송율 측면에서의 성능 향상과 오복호율과 오복호율과 오복호 데이터 비트 측면에서 성능 향상을 얻었다.다.
리더의 실제 명령인 payload 데이터의 시작지점을 찾아내는 비트 동기화를 위해 RFID 태그 수신부는 프리앰블을 이용한다. 국제 표준에 의해 RFID PJM(phase jitter modulation) 모드는 MFM(modified frequency modulation) 플래그를 프리앰블로 사용한다. 최근, PJM 모드 태그가 여러 개의 코릴레이터를 이용하여 비트 동기를 수행하는 기법이 발표되었다. 본 논문에서는 coarse synchronization 이후 violation 비트를 이용해서 fine synchronization을 수행하는 새로운 비트 동기화 기법을 제안한다. 시뮬레이션을 통해 제시된 기법이 하드웨어의 복잡도는 낮추면서 기존에 제시된 시스템과 거의 유사한 동기 및 복조 성능을 가짐을 보인다.
본 논문에서는 무선통신시스템의 수신단에 적용될 수 있는 6비트 250MS/s 플래쉬 A/D 변환기를 설계하였다. 제안하는 플래쉬 A/D 변환기는 기준 저항열에 입력전압범위 감지회로를 사용하여 비교기에서 소모하는 동적소비전력을 최소화 되게 설계하였다. 기존 플래시 A/D 변환기보다 아날로그단 소비전력은 4.3% 증가한 반면에, 디지털단 소비전력은 1/7로 감소하여 전체 소비전력은 1/2 정도로 감소하였다. 설계된 A/D 변환기는$0.18{\mu}m$ CMOS 1-poly 6-metal 공정으로 제작되었으며 측정 결과 입력 범위 0.8Vpp, 1.8V의 전원 전압에서 106mW의 전력소모를 나타내었다. 250MS/s의 변환속도와 30.27MHz의 입력주파수에서 4.1비트의 유효비트수를 나타내었다.
본 논문에서는 FM 부가방송 시스템을 위한 오류 정정 복호기에서 오류 검출 및 오류 정정을 위해 다수결 논리 복호가 가능한 (272,190) 단축 차집합 순환 부호를 사용하였다. 블록과 프레임 구조상에서 행 방향과 열방향 오류정정의 결과를 저장할 수 있고, 행과 열 방향 오류 플래그 메모리 구조를 갖는 오류정정 복호기는 정정될 비트로부터 이미 정정된 비트의 영향을 제거시켜 다수결 논리에 의해 결정된 출력을 무효화할 수 있도록 설계되었다. 행 방향 오류정정의 성공 결과를 나타내는 오류 플래그에 의해 오류정정이 완벽하게 수행되었다면 열 방향의 오류정정은 수행하지 않도록 하여 행과 열 방향의 오류정정을 모두 수행하는 기존의 오류정정 복호기에 비해 오류정정 방식을 개선하였다.
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[게시일 2004년 10월 1일]
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