• 대한전자공학회논문지SD
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• 제39권11호
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• pp.53-61
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• 2002

본 논문은 비터비 복호(Decoding)를 DSP(Digital Signal Processor)에서 효율적이고 빠르게 구현 할 수 있는 명령어 집합 및 하드웨어 회로를 제안한다. 제안하는 하드웨어 구조는 기존의 DSP 칩에 비터비 복호 알고리즘의 연산 구조에 효율적인 명령어 및 이에 가장 적합한 연산 유닛의 배열과 데이터 패스 구조를 추가하여 비터비 복호뿐만 아니라 일반 신호 처리 알고리즘들을 구현 할 수 있다. 기존의 DSP 칩이 수십 Kbps 대의 전송률에서 비터비 복호를 수행하는 반면 본 구조는 100MHz 동작 주파수를 갖는 DSP 칩에서 6.25 Mbps의 전송률의 비터비 복호를 수행할 수 있어 전용 비터비 프로세서에 근접한 성능을 갖는다. 따라서 본 구조는 IMT-2000의 요구 전송률인 2Mbps 환경에서도 사용 가능하다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 춘계학술발표논문집 (하)
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• pp.1627-1630
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• 2002

본 논문은 역추적 예견 알고리즘을 사용한 비터비 복호기에서의 TB단의 Polling 구조의 단순화 방법을 제시한다. 비터비 복호기의 3대 Unit중 하나인 Trace Back에서 역추적 예견 알고리즘을 사용할 경우 복호화 시점에서의 최소 State Metric 값을 찾아야 하는 번거로움을 줄일 수 있다. 하지만 복호 신호의 신뢰도 분산에 따라 Polling Unit 이 추가되어야 함에 따라 실제 하드웨어 복잡도에서의 이득은 미미한 것으로 알려져 있다. 제시된 구조에서는 Polling Unit을 단순화 할 수 있는 방법을 적용하였다. 기존 하드웨어와의 비교 평가를 위하여 IEEE802.11a의 표준에 따른 부호화율 1/2, 구속장 7을 갖는 비터비 디코더에 대하여 역추적 예견 알고리즘과 파이프라인 구조만을 갖는 경우와 제안된 단순화한 Polling Unit을 적용한 구조와의 비교에서 Trace Back Unit에서 약 45%의 감소 효과를 보였다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2003년도 하계학술대회 논문집
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• pp.234-237
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• 2003

본 논문은 이동 통신 및 IEEE 802.lla WLAN에서 사용하고 있는 컨벌루셔널 부호의 복호기인 비터비 복호기의 SMU(Survivor Metric Unit)의 최적 메모리 제어에 관한 연구이다. 비터비 복호기기 구조는 크게 BMU, ACSU, SMU부로 구성된다. 이때 SMU부는 최적의 경로를 역추적 하여 최종 복호 데이터를 출력해 주는 블록으로, 역추적 길이에 따라 메모리 사용 양과 복호 성능이 좌우된다. 따라서 본 논문에서는 최적 메모리 제어 알고리즘을 제안함으로써 복호 속도의 향상과 메모리 사용 양을 줄이는 방법을 제안한다. 제안 알고리즘의 성능을 검증하기 위해 기존의 비터비 복호기와 역추적 길이에 따른 비터비 복호기의 성능을 실험을 통해 분석함으로써 제안 방법의 객관적인 성능을 분석한다.

• 전기전자학회논문지
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• 제24권3호
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• pp.838-844
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• 2020

본 논문에서는 검출과 복호가 결합된 효율적인 비터비 알고리즘 (joint Viterbi detection and decoding (JVDD))의 저복잡도 하드웨어 설계 및 구현 결과를 제시한다. 길쌈부호화된 GMSK 신호가 BLE 5.0 표준으로 채택 되어있으므로 검출과 복호를 위해 두개의 비터비 프로세서가 필요하다. 그러나, 제안된 JVDD 알고리즘은 GMSK에 의해서 유발된 심볼간의 간섭정보(ISI : inter-symbol interference)가 반영된 가지 메트릭 (branch metric)을 사용하여 단지 하나의 비터비 만을 사용하여도 검출과 복호 수행이 가능하며, 성능 저하 없이 복잡도 감소가 가능하다. JVDD 알고리즘을 적용한 BLE 비터비 복호기의 하드웨어 구현을 위해 효율적인 구조 설계가 수행되었다. 제안된 구조는 1 클럭 사이클 동안 복호를 완료할 수 있기 때문에 저지연 및 저면적 구현이 가능하다. 제안된 비터비 복호기는 Verilog-HDL을 이용하여 RTL 설계되었고, GF 55nm 공정을 활용하여 논리합성 및 구현되었다. 합성결과 12K 게이트 수를 포함하였으며 메모리 유닛 및 초기 지연시간은 MSE (modified state exchange) 대비 33% 감소 가능함을 확인하였다.

• 한국통신학회논문지
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• 제30권3A호
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• pp.217-225
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• 2005

본 논문은 다양한 무선 통신 표준에서 사용되는 비터비 알고리즘을 위한 전용의 DSP 명령어 및 하드웨어 구조를 제안한다. 제안한 구조는 비터비 알고리즘의 Trace Back(TB) 연산 사이클을 효과적으로 줄일 수 있다. 제안된 비터비 전용 명령어와 하드웨어 구조는 비터비 연산의 Add Compare Select(ACS) 연산 과정과 TB 연산 과정의 병렬 처리가 가능하며, 병렬 연산을 지원하기 위해 트랠리스 버터플라이 연산 과정에서 필요한 데이터를 자동으로 생성하는 Offset Calculation Unit(OCU)을 제안한다. 제안된 OCU는 삼성 SEC 0.18μm라이브러리로 로직 합성하여 1,460 게이트 개수를 가지며, 최대 지연 시간은 5.75ns를 나타내었다. 사용된 ACS-TB 병렬 처리 방식은 Eb/No 값이 6dB인 경우 MLSE 등화기 사용 사용되는 일반적인 TB 연산 방식과 비교하여 거의 동일한 BER 성능을 보여 주었으며, 제안한 DSP는 구속장 K=5 일 때 Carmel DSP와 비교하여 11%, TI TMS320c55x와 비교하여 45%의 연산 사이클이 줄일 수 있다.

• 한국항행학회논문지
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• 제8권2호
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• pp.190-196
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• 2004

제 2세대 및 제 3세대 이동 통신의 오류정정코드 기능으로 사용되는 비터비 복호기 알고리즘은 많은 연산량을 차지하고 구속장의 길이 K가 표준에 따라 다르므로, 소프트웨어 라디오와 같은 응용을 위해서는 비터비 알고리즘을 효율적으로 처리 할 수 있는 하드웨어 구조의 개발이 필요하다. IS-95와 GSM 표준의 경우, 비터비 알고리즘은 K=7이며 WCDMA와 CDMA2000의 경우 K=9가 사용된다. 본 논문에서는 비터비 복호과정에서 필요한 상태천이 경로를 감소시켜 K=3~9 범위의 구속장과 1/2~1/3 범위의 데이터율까지 복호 할 수 있는 적응 비터비 복호기의 하드웨어 구조를 제안한다. Altera Cyclone EP1C20F400C8 디바이스를 타겟으로 프로토타이핑한 결과, 제안된 하드웨어 구조는 최대19,276의 로직 엘리먼트와 최대222.6mw의 소비전력이 필요함을 확인하였다.

• 대한전자공학회논문지TC
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• 제41권10호
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• pp.45-52
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• 2004

본 논문에서는 에러 예측회로를 사용하여 연집에러 입력시 성능저하를 보완한 경판정 비터비 디코더를 제안하였다. 비터비 디코더는 최대유사복호 알고리즘을 사용하므로 랜덤에러 입력시 정정능력이 뛰어나다. 반면에 연집에러 입력시 에러 정정능력이 매우 떨어지는 단점이 있다. 제안하는 에러 예측회로는 비터비 디코더의 연집에러에 대한 에러 정정특성을 향상시키는 기능으로 비터비 디코더에 에러가 입력됨에 따라 path metric값이 증가하는 것을 이용한다. Path metric의 최대값 증가량을 이용하여 연집에러 구간을 예측, 연집에러 구간에 대한 확률 값을 줄여준다. 제안된 알고리즘을 OFDM방식의 IEEE802.11a WLAN에 적용한 비터비 디코더는 AWGN채널에서는 기존의 비터비 디코더와 동일한 성능을 유지하며, 무선 채널 환경인 다중경로 페이딩 채널에서 발생할 수 있는 연집에러에 대하여 15% 개선된 성능을 보였다.

• 한국통신학회논문지
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• 제26권6B호
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• pp.767-775
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• 2001

본 논문에서는 비터비 검출기의 복잡도와 전력소모를 감소시킬 수 있는 폴딩 비터비 검출기를 제안하였다. 제안된 폴딩 비터비 검출기는 상태 천이도가 대칭적인 것을 이용하여 상태는 서로 반전된 값을 갖는 것끼리 묶어지며, 확률거리의 경우 서로 부호가 반대인 값끼리 묶여진다. 제안된 폴딩 비터비 검출기를 EPRML 읽기 채널에 적용할 경우 확률거리 계산에 필요한 두 개의 가산기를 하나의 가감산기로 대체하여 기존의 GVA 알고리즘에 비해 하드웨어 복잡도를 37.4% 감소시킬 수 있었다. 또한 불필요한 전력소모의 원인이 되는 글리치 발생을 신호 재배치와 병렬 구조와 같은 상위 수준의 저전력 기법을 적용하여 억제한 결과 12.7%의 전력소모 감소를 나타내었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.646-649
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• 2011

본 논문에서는 DBO-CSS 신호의 차분검출을 위한 비터비 알고리즘을 이용한 최대신호 에너지 검출(maximum signal energy detection) 알고리즘을 제안한다. 차분복호에 의한 신호대 잡음비 열화를 감소시키기 위하여 본 논문에서는 "코릴레이션 메트릭"이라는 에너지 누적 메트릭을 제안하고 이를 비터비 알고리즘의 모든 스테이트에 적용하도록 수정하였다. 제안한 알고리즘은 기존의 블록복호에 기반한 DBO-CSS 차분 복호 알고리즘과 비교하여 BER = $10^{-5}$ 에서 약 2.5dB의 SNR 성능향상을 가져옮을 실험을 통하여 확인하였다.

• 대한전자공학회논문지TC
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• 제38권3호
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• pp.9-18
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• 2001

본 논문에서는 페이딩 채널 환경에서 OFDM 시스템의 채널추정과 심볼 검출이 결합된 방식들을 제안하였다. 제안된 방식들은 결정지향 채널 추정(DDCE) 방식에 근거하여 채널을 추정하며 비터비 알고리즘을 이용한 심볼 검출을 수행한다. 제안된 비터비 결정지향 추정 (VDDCE)방식은 시간상 변화하는 채널을 추척하고 ML 심볼 열을 검출 한다. VDDCE방식에 근거한 순환적 비터비 결정지향(RVDDCE) 방식에서는 복잡도를 줄이기 위해 검출될 심볼 열의 길이를 줄인다. 즉, 훈련 심볼의 간격동안에 채널 추정과 비터비 알고리즘이 일정 간격으로 반복적으로 수행되도록 한다. 또한，AWGN의 효과를 줄이기 위해 평균화 채널 추정(ACE) 방식을 VDDCE와 RVDDCE 방식에 적용하였다. 제안된 방식들은 컴퓨터 시뮬레이션으로 검증하였다.