• 전자공학회논문지 IE
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• v.45 no.4
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• pp.42-46
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• 2008

LED's production does Die bonding and Wire bonding on L/F board, and do epoxy dispensing to protect LED Chip and improve brightness. In this paper, we propose and realize a x-y-z axis robot mechanism detecting automatically eopxy's amount being filled, control data of pressure and time by the quantity automatic revision, and epoxy of the schedule amount dispensing.

• Proceedings of the Korean Society for Technology of Plasticity Conference
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• 2005.05a
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• pp.393-396
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• 2005

This paper is concerned with the drawing process of $Al-1\%Si$ bonding wire. In this study, the finite-element model established in previous work was used to analyze the effect of various forming parameters, which included the reduction in area, the semi-die angle, the aspect ratio, the inter-particle spacing and orientation angle of the fine Si particle in drawing processes. The finite-element results gave the consolidation condition. From the results of analysis, the effects of each forming parameter were determined. It is possible to obtain the Important basic data which can be guaranteed in the fracture prevention of $Al-1\%Si$ wire by using FE-Simulation.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.165-165
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• 2009

현재 반도체나 이동통신 분야는 사용자의 요구에 따라 PCB의 회로선폭이 갈수록 좁아지고 있다. 이러한 정밀 부품을 제조하기 위한 제조공정에서 각광받기 시작한 기술 중 하나가 대기압 플라즈마 기술이다. 본 연구에서는 미세패턴 형성이 가능한 에폭시 본딩 필름위에 무전해 도금공정을 통한 패턴 도금법을 이용하여 패턴을 형성하였고, 형성된 패턴에 대기압 플라즈마 처리 횟수에 따른 접촉각(Contact Angle)과 Peel Strength의 변화를 분석하였다. 또한 에폭시 본딩 필름을 이용한 Build-up공정을 거쳐 Micro Via를 형성하여 대기압 플라즈마 처리 횟수에 따른 Via 표면을 분석하였다. 대기압 플라즈마 기술은 진공식에 비해 소규모 장비를 이용한 전처리가 가능하고, 초기 설비비용을 절감하는데 탁월한 효과가 있어 널리 사용하는 기술 중 하나이다. 이 연구를 통하여 대기압 플라즈마 처리 횟수에 따른 표면에너지의 변화로 인한 접촉각이 좋아지는 것을 알 수 있으며, 대기압 플라즈마 처리를 한 패턴표면이 친수성으로 변하면서 현상된 드라이 필름 사이로 도금액이 원활히 공급되어서 미세패턴 모양이 우수하게 구현되었음을 알 수 있었다. 또한 Via Filling에도 뛰어난 효과가 있었음을 확인할 수 있었다.

• Proceedings of the KWS Conference
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• 2010.05a
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• pp.75-75
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• 2010

3D 패키징 기술은 전기소자의 소형화, 고용량화, 저전력화, 높은 신뢰성등의 요구와 함께 그 중요성이 대두대고 있다. 이러한 3D 패키징의 연결방법은 와이어 본딩 또는 플립칩등의 기존의 방법에서 TSV(Through Silicon Via)를 이용하여 적층하는 방법이 주목받고 있다. TSV는 기존의 와이어 본딩과 비교하여 고집적도, 빠른 신호전달, 낮은 전력소비 등의 장점을 가지고 있어 많은 연구가 진행되고 있다. TSV의 세부 공정 중 비아필링(Via filling)기술은 I/O수 증가와 미세피치화에 따른 비아(Via) 직경의 감소 및 종횡비(Via Aspect Ratio)증가로 인해 기존 필링 공정으로는 한계가 있다. 기존의 비아 홀(Via hole)에 금속을 필링하기 위한 방법으로 전기도금법이 많이 사용되고 있으나, 전기도금법은 전기도금액 조성, 첨가제의 종류, 전류밀도, 전류모드 등에 따라 결과물에 큰 차이가 발생되어, 최적공정조건의 도출이 어렵다. 또한 20um이하의 비아직경과 높은 종횡비로 인하여 충진시 void형성등의 문제점이 발생하기도 한다. 본 연구에서는 용융솔더와 진공을 이용하여 비아를 필링시켰다. 이 방법은 관통된 비아가 형성된 웨이퍼 양단에 압력차를 주어, 작은 직경을 갖는 비아 홀의 표면장력을 극복하고, 용융상태의 솔더가 관통된 비아 홀 내부로 필링되는 방법이다. 관통 비아홀이 형성 된 웨이퍼 위에 솔더페이스트를 $250^{\circ}C$이상 온도를 가해 용융상태로 만든 후 웨이퍼 하부에 진공을 형성하여 필링하는 방법과 용융솔더를 노즐을 통하여 위쪽으로 유동시켜 그 위에 비아홀이 형성된 웨이퍼를 접촉하고 웨이퍼 상부에 진공을 형성하여 필링하는 방법으로 실험을 각각 실시하였다. 이 때, 웨이퍼 두께는 100um이하이며 홀 직경은 20, 30um, 웨이퍼 상부와 하부의 진공차는 약 0.02~0.08Mpa, 진공 유지시간은 1~3s로 실시하여 최적 조건을 고찰하였다. 각 조건에 따른 필링 후 단면을 전자현미경(FE-SEM)을 통해 관찰하였다. 실험 결과 0.04Mpa 이상에서 1s내의 시간에 모든 비아홀이 기공(Void)없이 완벽하게 필링되는 것을 관찰하였으며 이 결과는 기존의 방법에 비하여 공정시간을 감소시켜 생산성이 대폭 향상 될 수 있는 방법임을 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.162-162
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• 2014

최근 들어 wearable computing에 대한 수요가 증가하면서 flexible device에 대한 연구가 활발히 진행되고 있다. 하지만, flexible device를 구현하기 위해서는 기판의 damage를 줄이기 위한 저온공정, device life-time 향상을 위한 passivation, 와이어 본딩 등 다양한 문제들이 해결 되어야 한다. 이러한 문제들 중, polymer 기판과 금속간의 접착력을 향상시키기 위해서 많은 연구자들은 기판의 표면에 adhesive layer를 도포하거나 금속잉크의 solvent를 변화시키는 등의 연구를 진행해왔다. 종래의 연구는 기존 device를 대체 할 수 있을 정도의 생산성과 polymer 기판에 대한 열 적인 손상 이 문제가 되었다. 종래의 문제를 해결하기 위하여 저온공정, in-line system이 가능한 준 준 대기압 플라즈마를 사용하였다. 본 연구에서는 금속잉크를 Ink-jet으로 jetting하여 와이어 본딩 하는 과정에서 전도성 ink의 선폭을 유지시키고 접착력을 향상하기 위하여 준 대기압 플라즈마 공정을 이용하여 이러한 문제점을 해결하고자 하였다. Polymer 기판 표면에 roughness를 만들기 위해 대략 수백 nm 크기를 갖는 graphene flake를 spray coating하여 마스크로 사용하고 준 대기압 플라즈마를 이용하여 표면을 식각 함으로써 roughness를 형성시켰다. 준 대기압 플라즈마를 발생시키기 위해 double discharge system에서 6 slm/1.5 slm (He/O2) gas composition을 하부 전극에 흘려보내고 60 kHz, 5 kV 파워를 인가하였다. 동시에 상부 전극에는 30 kHz, 5 kV 파워를 인가하여 110초 동안 표면 식각 공정을 진행하였다. Graphene flake mask가 coating되어 있는 유연기판을 산소 플라즈마 처리 한 후 물에 3초 동안 세척하여 표면에 남아있는 graphene flake를 제거하고 6 slm/0.3 slm (He/SF6)의 유량으로 주파수와 파워 모두 동일 조건으로 110초 동안 표면 처리를 하였다. Figure 1은 표면 개질 과정과 graphene flake를 mask로 사용하여 얻은 roughness 결과를 SEM을 이용하여 관찰한 결과이다. 이와 같이 실험한 결과 ink와 기판간의 접촉면적을 늘려주고 접촉 각을 조절하여 Wenzel model 을 형성 할 수 있는 표면 roughness를 생성하였고 표면의 화학적 결합을 C-F group으로 치환하여 표면의 물과 접촉각 이 $47^{\circ}$에서 $130^{\circ}$로 증가하는 것을 확인하였다.

• Journal of the Microelectronics and Packaging Society
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• v.23 no.3
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• pp.1-6
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• 2016

The Internet of Things (IoT) is a new technology paradigm demanding one packaged system of various semiconductor and MEMS devices. Therefore, the development of electronic packaging technology with very high connectivity is essential for successful IoT applications. This paper discusses both fan-out wafer level packaging (FOWLP) and 3D stacking technologies to achieve the integrattion of heterogeneous devices for IoT. FOWLP has great advantages of high I/O density, high integration, and design flexibility, but ultra-fine pitch redistribution layer (RDL) and molding processes still remain as main challenges to resolve. 3D stacking is an emerging technology solving conventional packaging limits such as size, performance, cost, and scalability. Among various 3D stacking sequences wafer level via after bonding method will provide the highest connectivity with low cost. In addition substrates with ultra-thin thickness, ultra-fine pitch line/space, and low cost are required to improve system performance. The key substrate technologies are embedded trace, passive, and active substrates or ultra-thin coreless substrates.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.11a
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• pp.27-27
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• 2003

최근 탄소나노튜브를 전계방출 표시소자(FED, field omission display)용 에미터 재료로 사용한 캐소드 개발에 대한 연구가 활발히 진행되고 있다. 캐소드전극으로는 투명전도성 반도체 박막인 ITO를 사용하고, 에미터용 재료로는 탄소나노튜브를 사용해서 스크린 인쇄법으로 2극(diode type)형 전계방출 소자용 캐소드를 제작하였다. 본딩재(bonding materials)의 종류와 공정변수를 달리해서 에미터용 탄소나노튜브와 ITO 캐소드 전극 사이의 전기적 접촉방법을 변화시켰을때 탄소나노튜브 캐소드의 전계방출 특성을 체계적으로 연구하였다. 첫째로, 본딩재의 전기전도성 (electrical conductivity)을 변수로 해서 탄소나노튜브 에미터의 전계강화(fold enhancement) 효과를 연구한 결과 본딩재의 구성 성분중 부도체(insulator)의 분율이 높을수록 전계강화 효과가 크게 나타남을 확인하였다. 두 번째로, ITO박막 캐소드전극과 탄소나노튜브 잉크 사이에 중간층(inter layer)을 형성시켜서 중간층이 전계방출 특성에 미치는 영향을 연구하여, 중간층의 존재가 탄소나노튜브의 전계방출 전류의 균일성과 전류밀도의 증가에 기여하는 것을 확인하였다. 본 연구의 결과 전계방출 전류가 안정적이면서 동시에 전계방출 효율이 크게 개선된 탄소나노튜브 캐소드를 제작하는 공정기술이 개발되었다. 개발된 기술은 기존의 방법에 비해서 탄소나노튜브 캐소드의 진공패키징시 아웃개싱(outgassing)의 양도 현격하게 작았으며, 에미터와 캐소드 전극 사이의 본딩력(adhesion)도 우수해서 항후 탄소나노튜브 전계방출 표시소자의 개발에 크게 기여할 것으로 판단된다.luminum 첨가량이 증가함에 따라 세라믹 수율도 증가하였음을 확인하였다. 합성된 aluminum-contained polycarbosilane은 20$0^{\circ}C$에서 1시간 동안 불융화과정을 거쳐 환원 및 진공 분위기에서 고온 열처리하였으며 이로부터 얻어진 시료에 대해 XRD분석을 수행하였다. SEM과 TEM을 이용하여 미세구조를 관찰하였다./100 duty로 구동하였으며, duty비 증가에 따라 pulse의 on-time을 고정하고 frequency를 변화시켰다. dc까지 duty비가 증가됨에 따라 방출전류의 양이 선형적으로 증가하였다. 전압을 일정하게 고정시키고 각 duty비에서 시간에 따라 방출전류를 측정한 결과 duty비가 높을수록 방출전류가 시간에 따라 급격히 감소하였다. 각 duty비에서 방출전류의 양이 1/2로 감소하는 시점을 에미터의 수명으로 볼 때 duty비 대 에미터 수명관계를 구해 높은 duty비에서 전계방출을 시킴으로써 실제의 구동조건인 낮은 duty비에서의 수명을 단시간에 예측할 수 있었다. 단속적으로 일어난 것으로 생각된다.리 폐 관류는 정맥주입 방법에 비해 고농도의 cisplatin 투여로 인한 다른 장기에서의 농도 증가 없이 폐 조직에 약 50배 정도의 고농도 cisplatin을 투여할 수 있었으며, 또한 분리 폐 관류 시 cisplatin에 의한 직접적 폐 독성은 발견되지 않았다이 낮았으나 통계학적 의의는 없었다[10.0%(4/40) : 8.2%(20/244), p>0.05]. 결론: 비디오흉강경술에서 재발을 낮추기 위해 수술시 폐야 전체를 관찰하여 존재하는 폐기포를 놓치지 않는 것이 중요하며, 폐기포를 확인하지 못한

• Journal of the Microelectronics and Packaging Society
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• v.19 no.3
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• pp.71-76
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• 2012

A chip interconnection technology for smart fabrics was investigated by using flip-chip bonding of SnBi low-temperature solder. A fabric substrate with a Cu leadframe could be successfully fabricated with transferring a Cu leadframe from a carrier film to a fabric by hot-pressing at $130^{\circ}C$. A chip specimen with SnBi solder bumps was formed by screen printing of SnBi solder paste and was connected to the Cu leadframe of the fabric substrate by flip-chip bonding at $180^{\circ}C$ for 60 sec. The average contact resistance of the SnBi flip-chip joint of the smart fabric was measured as $9m{\Omega}$.

• Journal of the Microelectronics and Packaging Society
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• v.30 no.4
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• pp.8-16
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• 2023

The importance of next-generation packaging technologies is being emphasized as a solution as the miniaturization of devices reaches its limits. To address the bottleneck issue, there is an increasing need for 2.5D and 3D interconnect pitches. This aims to minimize signal delays while meeting requirements such as small size, low power consumption, and a high number of I/Os. Hybrid bonding technology is gaining attention as an alternative to conventional solder bumps due to their limitations such as miniaturization constraints and reliability issues in high-temperature processes. Recently, there has been active research conducted on SiCN to address and enhance the limitations of the Cu/SiO₂ structure. This paper introduces the advantages of Cu/SiCN over the Cu/SiO₂ structure, taking into account various deposition conditions including precursor, deposition temperature, and substrate temperature. Additionally, it provides insights into the core mechanisms of SiCN, such as the role of Dangling bonds and OH groups, and the effects of plasma surface treatment, which explain the differences from SiO₂. Through this discussion, we aim to ultimately present the achievable advantages of applying the Cu/SiCN hybrid bonding structure.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2003.11a
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• pp.177-180
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• 2003

초 박형 실리콘 칩을 이용하여 실리콘 칩들을 포함한 모듈 전체가 굽힘이 자유로운 유연 패키징 기술을 구현하였으며 bending test와 FEA를 통해 초 박형 실리콘 칩의 기계적 특성을 살펴보았다. 초 박형 실리콘칩$(t<30{\mu}m)$은 표면손상의 가능성을 배제하기 위해 화학적 thinning 방법을 이용하여 제작되었으며 열압착 방식에 의해 $Kapton^{(R)}$에 바로 실장 되었다. 실리콘칩과 $Kapton^{(R)}$ 기판간의 단차가 적기 때문에 전기도금 방식으로 전기적 결선을 이룰 수 있었다. 이러한 방식의 패키징은 이러한 공정은 flip chip 공정에 비해 공정 간단하고 wire 본딩과 달리 표면 단차 적다. 따라서 연성회로 기관을 비롯한 인쇄회로기판의 표면뿐만 아니라 기판 자체에 삽임이 가능하여 패키징 밀도 증가를 기대할 수 있으며 실질적인 실장 가능면적을 극대화 할 수 있다.