• 전기전자학회논문지
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• 제24권2호
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• pp.468-474
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• 2020

IoT, 무선 센서 네트워크와 같이 제한된 자원을 갖는 응용분야의 보안에 적합하도록 개발된 경량 블록 암호 알고리듬 SPECK의 하드웨어 구현에 관해 기술한다. 블록 암호 SPECK 크립토 코어는 8가지의 블록/키 크기를 지원하며, 회로 경량화를 위해 내부 데이터 패스는 16-비트로 설계되었다. 키 초기화 과정을 통해 복호화에 사용될 최종 라운드 키가 미리 생성되어 초기 키와 함께 저장되며, 이를 통해 연속 블록에 대한 암호화/복호화 처리가 가능하도록 하였다. 또한 처리율을 높이기 위해 라운드 연산과 키 스케줄링이 독립적으로 연산되도록 설계하였다. 설계된 SPECK 크립토 코어를 FPGA 검증을 통해 하드웨어 동작을 확인하였으며, Virtex-5 FPGA 디바이스에서 1,503 슬라이스로 구현되었고, 최대 동작 주파수는 98 MHz로 추정되었다. 180 nm 공정으로 합성하는 경우, 최대 동작 주파수는 163 MHz로 추정되었으며, 블록/키 크기에 따라 154 Mbps ~ 238 Mbps의 처리량을 갖는다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.257-260
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• 2002

차세대 블록 암호 표준인 AES(Advanced Encryption Standard) Rijndael(라인달) 암호 프로세서를 설계하였다. 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 암.복호 처리율이 향상되도록 하였다. 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 설계함으로써, 면적과 전력소비가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4 클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 Xilinx FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 25,000개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖는 것으로 예측되었다.

• 한국통신학회논문지
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• 제36권2C호
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• pp.57-64
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• 2011

양방향 중계 채널 (two-way relay channel)은 2개의 노드가 중계기 (relay node)의 도움을 받아 상호간에 정보를 주고 받는 통신 채널이다. 양방향 중계 채널에서는 중계기가 동일 자원을 사용하여 두 사용자 노드로 신호를 송신하므로 기존 협력 통신 기법보다 효율적인 자원의 사용이 가능하다. 본 논문에서는 양방향 중계 채널에서 네트워크 코딩을 이용한 새로운 분산 터보 부호 기법을 제시한다. 기존 기법과의 차이점은 중계 노드에서 네트워크 부호화를 처리하는 방식과 분산 터보 복호시 양 사용자 노드로부터 수신한 두 부호어를 처리하는 방법에 차이가 있다. 제안된 분산 터보 복호 기법을 이용하여 기존 기법 대비 시스템의 성능 향상을 확인하였으며 또한 채널 환경 변화에 따른 사용자 노드와 중계 노드의 전송 전력을 다르게 할당하여 시스템의 성능을 향상시킬 수 있다는 것을 보인다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.33-43
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• 2002

차세대 블록 암호 표준인 AES (Advanced Encryption Standard Rijndael(라인달) 암호 프로세서를 설계하였다. 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 ${\cdot}$ 복호 처리율이 향상되도록 하였다. 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 설계함으로써, 면적과 전력소모가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4 클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 Xilinx FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 약 25,000 개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖는 것으로 예측되었다.

• 방송공학회논문지
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• 제17권1호
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• pp.95-107
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• 2012

네트워크 코딩은 멀티캐스트 네트워크에서 전송량을 증가시키기 위해 제안된 기법으로 최근에는 다수의 사용자가 성능 향상을 위해서로의 자원을 공유하는 협력통신에 네트워크 코딩을 적용하는 연구가 활발히 진행 중이다. 네트워크 코딩 기반의 협력통신에서 사용자는 자기 자신의 데이터와 다른 사용자의 데이터를 네트워크 코딩 연산을 통해 결합하여 전송한다. 기존의 연구에서는 네트워크 코딩을 기반으로 한 적응형 복호 후 전송(Network-Coding-based Adaptive Decode-and-Forward, NC-ADF) 방식이 다이버시티(diversity) 이득과 추가적인 전송량 증대를 가져올 수 있음을 보였다. 본 논문에서는 기존 프로토콜의 성능 증대와 네트워크 코딩의 이득을 극대화 하기 위해 사용자간 채널의 상태에 따라 증폭 후 전송(Amplify-and-Forward, AF) 방식과 복호 후 전송(Decode-and-Forward, DF) 방식을 적응적으로 적용한 새로운 네트워크 코딩 기반의 협력통신 기법을 제안하였다. 또한 제안한 기법의 아웃티지 확률을 구하고 높은 SNR 영역에서 최대 다이버시티 차수(full diversity order)를 가짐을 보였다. 나아가 추가적인 성능 향상을 위해 본 논문에서 제안된 기법에 의한 아웃티지 확률을 기반으로 최적의 전송 파워 비율을 구하였다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.118-124
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• 2008

디지털 비디오 방송표준(DVB-S2)은 순방향 에러 코딩방법으로 BCH와 LDPC을 연결한 시스템을 내부코딩으로 사용한다. DVB-S2에서 LDPC 코드는 11개의 서로 다른 부호화 율을 정의하고 있기 때문에, DVB-S2 LDPC 복호기는 다양한 부호화 율을 지원해야 한다. 11개의 부호화 율 중에서 7가지(3/5, 2/3, 3/4, 4/5, 5/6, 8/9, 9/10)는 균일한 부호화 율이고, 나머지 4가지(1/4, 1/3, 2/5, 1/2)는 비균일 부호화 율이다. 본 논문에서는 균일한 LDPC 코드를 위한 유연한 복호기를 제시한다. 제안된 복호기는 칩의 면적, 메모리의 효율, 처리속도 등에서 많은 장점을 갖는 반 병렬 복호 구조와 변수노드와 체크노드의 내부 연결선을 줄이고 다양한 부호화 율을 지원할 수 있도록 Benes 네트워크를 결합하여 블록크기가 64,800까지 사용가능하도록 설계하였다. 제안하는 복호기는 200MHz에서 193.2MbPs의 처리속도를 갖으며, 면적은 $16.261m^2$이고, 전력은 공급전압이 1.5V에서 198mW의 소모를 보인다.

• 한국인터넷방송통신학회논문지
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• 제9권2호
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• pp.117-122
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• 2009

본 논문에서는 다중 안테나 (Multiple-Antenna)를 적용한 초광대역 무선통신 (UWB: Ultra Wide-Band) 시스템에서 이중 이진 터보 부호의 성능을 보인다. 본 논문에서는 PPM-TH (Pulse Position Modulation-Time Hopping) 방식과 PAM-DS (Pulse Amplitude Modulation-Direct Sequence) 방식의 UWB 시스템을 모두 고려하였으며, 다중 안테나 기술로 시공간 블록 부호 (STBC : Space Time Block Code) 송신 다이버시티와 수신 다이버시티 기술을 적용하였다. 그리고 이진 터보 부호에 비해서 부호어 사이의 최소 거리 (Minimum Distance)가 길어서 복호 성능이 좋으며 처리량 (Throughput)이 높아서 복호 처리 시간이 짧은 장점을 가지고 있는 이진 이중 터보 부호를 적용하였다. 본 논문의 결과는 UWB 시스템을 구현하는데 적용될 수 있다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.125-136
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• 2009

본 논문에서는 MB-OFDM 초광대역 시스템을 위한 높은 속도와 저복잡도를 갖는 2-비트 레벨 파이프라인 비터비 디코더를 소개한다. 가산-비교-선택 유닛(ACSU)은 비터비 복호기의 주요 병목지점으로서, 임계경로를 줄이는 2-step look-ahead 기법에 기반을 둔 2-비트 레벨 파이프라인 MSB-first ACSU 유닛에 대해 제안한다. 제안하는 ACSU 구조는 1.8V의 공급 전압에서 동작하는 $0.18-{\mu}m$ CMOS 공정을 이용하여 구현하였다. ACSU유닛은 870MHz의 클록 주파수에서 동작하며, 1.7Gb/s 의 데이터 처리율을 가진다.

• 전기전자학회논문지
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• 제21권3호
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• pp.280-283
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• 2017

HEVC(high efficiency video coding)의 엔트로피 코딩 방식인 CABAC(context-based adaptive binary arithmetic coding)에서는 각 구문 요소의 발생 확률을 추정하는 문맥 모델이 사용된다. 본 논문에서는 CABAC 복호화에 필요한 문맥 모델러를 설계하고 이를 구현하였다. 초기화에 필요한 연산 숫자를 줄이고 속도를 높이기 위해 참조 테이블을 사용하였으며, HEVC의 표준 테스트 영상 및 표준 부호기 구성에 대해 12가지의 시뮬레이션을 수행하여 모두 성공적으로 동작하는 것을 확인하였다. 설계된 문맥 모델러를 0.18um에서 합성하였을 때의 최대 동작 주파수, 최대 처리율 및 게이트 수는 각각 200 MHz, 200 Mbin/s, 29,268 게이트이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.486-489
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• 2010

IEEE 802.11n WLAN 표준의 블록길이 1,944비트, 부호화율 1/2을 지원하는 layered LDPC 복호기 프로세서를 설계하였다. 하드웨어 복잡도 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였으며, 최소합 알고리듬의 특징을 이용하여 검사노드 메모리의 용량을 기존의 방법보다 75% 감소시켰다. 설계된 프로세서는 200,400 게이트와 19,400비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx사의 Virtex-4 FPGA XC4vlx25 디바이스로 합성한 결과 120 MHz 클록으로 동작하여 약 200 Mbps의 성능을 나타내었다.