• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.6A
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• pp.929-938
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• 2001

CDMA 2000 1X EV.(HDR, 1XTREME, LAS-CDMA)에서는 고속데이터 전송을 위한 변조방식으로 M-ary QAM을 제안하고 있다. 그러나, M-ary QAM을 사용한 DS-CDMA 시스템은 고속 데이터 전송이 가능한 반면에 M-ary 수가 증가할수록 잡음(AWGN)과 타 사용자에 의한 다중접속간섭(MAI)의 영향이 커져 비트에러율(BER)이 증가하고 채널용량이 급격히 줄어드는 문제점이 있다. 따라서, DS-CDMA/M-ary QAM 시스템에서 많은 사용자에게 고속의 데이터 서비스를 제공하기 위해서는 잡음을 줄이거나 MAI를 경감시킬 수 있는 성능 개선 기법이 요구된다. 본 논문에서는 성능 개선 기법으로서 다단병렬간섭제거기(MPIC : Multistage Parallel Interference Canceller)와 부분 다단병렬간섭제거기(partial MPIC)를 채용한 비동기 DS-CDMA/M-ary QAM 시스템의 성능 개선을 이론적으로 분석하고 이를 검증하기 위한 컴퓨터 시뮬레이션을 수행하였다. 결과에서, MPIC와 partial MPIC를 채용함으로써 4 QAM, 16 QAM 및 64 QAM을 사용한 DS-CDMA 시스템의 BER과 채널용량이 크게 개선됨을 확인하였다. MPIC를 채용한 경우는 AWGN 채널의 BER에 근접하였다. 또한, MPIC는 partial MPIC보다 BER 성능이 우수하였으며 더 많은 채널용량 개선을 달성하였다. 그러나, MPIC는 partial MPIC 보다 계산량이 훨씬 많고 복잡한 구조를 갖기 때문에 실제 시스템 구현에 있어서 성능과 복잡도 사이에 타협(tradeoff)이 필요하다.

• Proceedings of the Korea Information Processing Society Conference
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• 2011.11a
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• pp.116-119
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• 2011

다중코어(Many-Core) 시스템은 많은 코어들이 상호연결망을 통해서 연결되어있는 시스템으로, 단일코어나 멀티코어 시스템에 비해 보다 많은 병렬 컴퓨팅 자원을 지원한다. Amdahl 의 법칙에 의하면 병렬화되어 처리하는 부분은 이론적으로 프로세서의 개수에 비례하게 가속화 될 수 있지만, 상호연결망에서의 전송 지연을 비롯한 많은 요인에 의해서 성능의 가속화가 저해된다. 특히 캐시 일관성 규약(Cache Coherence Protocol)을 지원하는 대부분의 다중코어 시스템에서는 병렬화를 함에 있어서 캐시 미스로 인해 발생하는 데이터의 전송 지연이 성능에 많은 영향을 미칠 수 있다. 따라서 효과적인 병렬 프로그램을 위해서는 캐시 구조에 대한 이해를 바탕으로 상호연결망에 대한 연구가 필요하다. 본 논문에서는 메쉬(Mesh) 구조의 64 코어 다중코어 시스템인 TilePro64 를 이용하여 상호연결망의 데이터 전송 지연에 따른 프로그램 성능의 민감도를 측정하였다. 결과적으로 코어간 거리(Hop)가 늘어날수록 작업의 수행시간이 평균적으로 4.27%씩 선형적으로 증가하는 관계가 있는 것으로 나타났다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.20 no.9
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• pp.1778-1784
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• 2016

we improved the performance by parallelizing lane detection algorithms. Lane detection, as a intellectual assisting system, helps drivers make an alarm sound or revise the handle in response of lane departure. Four kinds of algorithms are implemented in order as following, Gaussian filtering algorithm so as to remove the interferences, gray conversion algorithm to simplify images, sobel edge detection algorithm to find out the regions of lanes, and hough transform algorithm to detect straight lines. Among parallelized methods, the data level parallelism algorithm is easy to design, yet still problem with the bottleneck. The high-speed data level parallelism is suggested to reduce this bottleneck, which resulted in noticeable performance improvement. In the result of applying actual road video of black-box on our parallel algorithm, the measurement, in the case of single-core, is approximately 30 Frames/sec. Furthermore, in the case of octa-core parallelism, the data level performance is approximately 100 Frames/sec and the highest performance comes close to 150 Frames/sec.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.44 no.4 s.316
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• pp.101-108
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• 2007

Parallel processing algorithms, coupled with advanced networking and distributed computing architectures, improve the overall computational performance, dependability, and versatility of a digital signal processing system In this paper, novel parallel algorithms are introduced and investigated for advanced sonar algorithm, conventional matched-field processing (CMFP). Based on a specific domain, each parallel algorithm decomposes the sequential workload in order to obtain scalable parallel speedup. Depending on the processing requirement of the algorithm, the computational performance of the parallel algorithm reveals different characteristics. The high-complexity algorithm, CMFP shows scalable parallel performance on the array of DSP processors. The impact on parallel performance due to workload balancing, communication scheme, algorithm complexity, processor speed, network performance, and testbed configuration is explored.

• Journal of Satellite, Information and Communications
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• v.9 no.4
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• pp.73-76
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• 2014

With the increasing popularity of multi-core processors, they have been adopted even in embedded systems. Under this circumstance many multimedia applications can be parallelized on multi-core platforms because they usually require heavy computations and extensive memory accesses. This paper proposes an efficient thread-level parallel implementation for color space conversion on multi-core CPU. Thread-level parallelism has been becoming very useful parallel processing paradigm especially on shared memory computing systems. In this work, it is exploited by allocating different input pixels to each thread for concurrent loop executions. For the performance evaluation, this paper evaluate the performace improvements for color conversion on multi-core processors based on the processing speed comparison between its serial implementation and parallel ones. The results shows that thread-level parallel implementations show the overall similar ratios of performance improvements regardless of different multi-cores.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.49 no.7
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• pp.39-49
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• 2012

Demand for high resolution video services leads to active studies on high speed video processing. Especially, widespread deployment of multi-core systems accelerates researches on high resolution video processing based on parallelization of multimedia software. Previously proposed parallelization approach could improve the decoding performance. However, some parallelization methods did not consider the entropy decoding and others considered only a partial decoding parallelization. Therefore, we consider parallel entropy decoding integrated with other parallel video decoding process on a multi-core system. We propose a novel parallel decoding method called Integrated Parallelization. We propose a method on how to optimize the parallelization of video decoding when we have a multi-core system with many cores. We parallelized the KTA 2.7 decoder with the proposed technique on an Intel i7 Quad-Core platform with Intel Hyper-Threading technology and multi-threads scheduling. We achieved up to 70% performance improvement using IP method.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10c
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• pp.868-870
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• 2001

3D 지도를 이용하여 3D 영상을 처리하는 시스템이 많이 상용화되어 있다. 기존에 3D 지도를 처리하기 위한 방법으로 고성능의 시스템을 이용하였다. 하지만 고성능의 시스템을 사용하여 GIS 시스템을 구현할 경우 가격의 부담이 크다는 문제점이 있다. 또한 일반 시스템에서 3D 지도를 처리하려면 3D 지도의 파일의 크기가 크기 때문에 공간영상을 처리하는데 시간이 오래 걸린다는 단점이 있다. 따라서 본 논문에서는 Linux를 기반으로 3D GIS를 위한 병렬 컴퓨터 시스템을 설계 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.10a
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• pp.379-381
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• 2003

인터넷을 이용한 분산/병렬 시스템은 지리적으로 분산된 다양한 성능의 유휴 상태 호스트 자원을 사용하여 대용량 작업을 처리한다. 인터넷의 호스트들은 다양한 성능을 가질 뿐만 아니라, 상태가 언제 변할지 예측하기 힘들다. 호스트의 성능은 작업 처리율에 영향을 주므로 인터넷 기반 분산/병렬 시스템은 호스트성능에 따른 작업 할당 스키마를 제공한다. 그러나, 호스트의 성능에 따라 할당받은 작업을 수행하는 중에 각 호스트 성능과 상태가 변하여 작업 진행률에 영향을 주므로 작업 할당 알고리즘들의 수행 중에 실시간 모니터링이 요구된다. 실시간 모니터링은 PDP 시스템에 부하 균형 및 결함 허용을 제공하고 관리자와 시스템 개발자에게 보다 효율적인 작업 할당 정책을 제안한다. 본 논문에서는 인터넷 기반 분산/병렬 시스템인 PDP에서 호스트 성능과 상태들의 실시간 모니터링 방법에 대해서 논의한다.

• Proceedings of the KIPE Conference
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• 2004.07a
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• pp.380-383
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• 2004

본 논문에서는 CAN(Controller Area Network) 통신을 이용한 전 디지털 UPS시스템의 병렬제어에 대해 기술한다. UPS 주제어기인 DSP 내부에 실장된 CAN모듈을 이용하여 별도의 상위제어기가 없는 효과적이고 간단한 UPS의 병렬제어 시스템을 제시하며 특히 고조파 순환전류를 제거하기 위한 PWM 동기 방법을 제안하고 시험을 통해 제안한 방법의 타당성을 입증하였다.

• Proceedings of the KIEE Conference
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• 2003.07e
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• pp.28-30
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• 2003

본 논문은 10kW태양광 발전시스템의 설치 및 운전 상황에 대한 내용으로서 발전 뿐만아니라 학습용으로 이용할 수 있도록 10kW 단독운전 또는 7kW와 3kW 병렬운전이 가능하도록 구성되었다. 태양전지판은 20직렬 10병렬로 구성되며, 10병렬 태양전지판은 방위각 $0^{\circ}$, 경사각 $46^{\circ}\sim8^{\circ}$로 이루어져 있으므로 필요에 따라서 다양한 경사각으로 3kW까지 선택 운전할 수 있도록 구성되어 있다.