• Proceedings of the Korea Society for Simulation Conference
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• 2002.05a
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• pp.81-87
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• 2002

본 논문은 RAID 시스템의 몇 가지 구성에 대해 시뮬레이션을 통해 그 성능을 분석한다. 대용량의 RAID를 구성하기 위해서는 다수의 디스크가 필요한데 반해, 하나의 PCI의 버스에 연결될 수 있는 장치의 개수 제한되어 있어 이 경우 확장 PCI 버스가 필요하다. 본 논문에서는 RAID 시스템의 하드웨어 구조, 특히 각 구성요소를 연결하는 PCI버스의 부하에 초점을 맞춘다. 버스 트랜잭션을 세 가지로 분류하고, 각각의 경우를 분석하고 평가한다. 이 분석으로부터 RAID 시스템의 두 가지 구조에 대해 성능을 계산하고 시뮬레이션 한 결과를 비교한다.

• The Journal of The Korea Institute of Intelligent Transport Systems
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• v.21 no.6
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• pp.70-86
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• 2022

An autonomous demand-responsive bus with mobility-on-demand service is an innovative transport compensating for the disadvantages of an autonomous bus and a demand-responsive bus with mobility-on-demand service. However, less attention has been paid to the quantitative impact assessment of the autonomous demand-responsive bus due to the technological complexity of the autonomous demand-responsive bus. This study simulates autonomous demand-responsive bus trips by reinforcement learning on a microscopic traffic simulation to quantify the impact of the autonomous demand-responsive bus. The Chungju campus of the Korea National University of Transportation is selected as a testbed. Simulation results show that the introduction of the autonomous demand-responsive bus can reduce the wait time of passengers, average control delay, and increase the traffic speed compared to the results with fixed route bus service. This study contributes to the quantitative evaluation of the autonomous demand-responsive bus.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2022.06a
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• pp.574-576
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• 2022

메타버스는 다수 사용자의 협업이 가능한 3 차원 가상현실 환경을 제공한다. 메타버스 공간에서의 현실과 연결된 혹은 현실이 모사된 실시간/비실시간 시뮬레이션은 비용-효율적인 이점을 가진다. 연동-시뮬레이션은 서브시스템들의 통합 시뮬레이션으로, 메타버스 공간에서의 연동-시뮬레이션을 위해 데이터-레벨, 시스템-레벨, 서비스레벨에서 기술 성능 검증 및 메타버스 윤리 검증이 필요하다. 개별 서브시스템이 윤리적으로 동작하는지 뿐만 아니라 연동된 시스템의 활용도 윤리적인가를 살펴보아야 한다. 알고리즘 및 시스템 정책이 반영되어 검증된 모델은 메타버스의 더 적은 위험성을 가지고 자동화된 디지털 사회 체계나 현실세계의 시스템에 적용되어 활용될 수 있다.

• Journal of the Korea Convergence Society
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• v.12 no.4
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• pp.217-228
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• 2021

After the integrated fare system has been applied, public transportation and transfer traffic increased. As a result, transfer passengers must be considered in the operation of the bus. Although previous studies have limitations due to utilizing deterministic mathematical models, which fails to reflect the stochastic movements of passengers and buses, in this study, a more realistic bus stop micro-simulation model is proposed. Based on the proposed simulation model, we represent the relationship between bus arrival interval and passenger wait time as a regression model and empirically show the differences between the cases with and without transfer passengers. Also, we propose a method converting passenger waiting time to cost and find optimal bus arrival interval based on the converted cost. It is expected the proposed method enables bottom-up decision making reflecting practical situation.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2003.05a
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• pp.363-365
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• 2003

본 문서는 백프레인(backplane)에서 프로세서 버스(bus)의 데이터 전송 및 수신 특성을 알아보기 위해 HSPICE를 사용하여 시뮬레이션 하였다. 백프레인은 FR-4를 사용하였으며 버스 배선 길이와 스터브(stub) 길이에 대해 데이터 전송속도 특성을 시뮬레이션 하였다. 그리고, 구현 가능한 데이터 전송 및 수신 한계 속도에 대해 검토하였다. 시험결과는 백프레인에서 버스 한계속도에 영향을 주는 것이 버스에 연결된 스터브 길이와 수가 중요한 역할을 함을 알 수 있었다.

• KIPS Transactions on Computer and Communication Systems
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• v.3 no.3
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• pp.63-72
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• 2014

The exchangeable battery electric bus is an eco-friendly public transportation vehicle. Due to the technological limitation, however, it should repeatedly change batteries with charged ones. The unmanned battery exchangeable electric bus being studied in Korea can exchange batteries automatically by using a battery swapping system. In this paper, we propose an unmanned battery exchangeable electric bus management system. The proposed system provides two services: the bus information service and the battery change scheduling service. The bus information service is the existing traditional metropolitan area bus information systems, which inform bus passengers how long they should wait for the buses. Our second service assigns a low-battery bus, which needs to change the batteries, to the battery swapping system, which stores fully-charged batteries. To validate the proposed system, we model the system by using the DEVS formalism. The simulation result shows that the proposed system provides the services properly.

• Proceedings of the Korea Society for Simulation Conference
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• 1992.10a
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• pp.2-2
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• 1992

최근 여러 분야에서 컴퓨터의 용도가 확산되고 더 높은 computing power에 대한 요구가 증가함에 따라, 컴퓨터의 성능을 향상시키기 위하여 프로세서의 고속화와 함께 시스템 구조의 개선을 위한 많은 연구가 진행되고 있다. 한 시스템내에 여러 개의 CPU들이 존재하는 다중프로세서 시스템(multiprocessor system) 구조를 가진 슈퍼미니급 중형 컴퓨터들은 상호연결망으로서 버스(bus) 방식을 많이 채택하고 있다. 버스 구조는 하드웨어가 간단하여 구현이 용이하지만, 여러 개의 시스템 지원들(프로세서들, 기억장치 모듈들 및 입출력 모듈들)이 버스를 공유하기 때문에 경합으로 인한 지연 시간이 발생하게 된다. 이러한 지연 시간으로 인한 성능 저하를 개선하는 방법으로는 버스 수의 증가와 최적 통제 프로토콜의 설계가 있다. 본 연구에서는 여러 개의 버스를 가진 다중프로세서 시스템에서 4가지 대표적인 버스 중재 프로토콜들에 대해 성능을 분석, 비교하여 최적 프로토콜을 제시하고자 한다. 이러한 대규모 하드웨어에 의하여 구현되는 시스템에서 주요 설계 요소들에 따른 시스템 성능 분석과 비교는 설계 단계에서 필수적인 과정이다. 그러나 하드웨어를 만들어서 분석하는 방법은 시간과 비용이 많이 소요되기 때문에 소프트웨어 시뮬레이션 방법이 널리 사용되고 있다. 본 연구팀에서는 시뮬레이션 전용언어인 SLAM II를 이용하여 다중프로세서 시스템의 시뮬레이터를 개발하고, 버스중재 프로토콜(bus arbitration protocol)을 용이하게 변경할 수 있도록 하여 각각의 성능을 비교하였다. 이 연구에서 비교된 프로토콜들은 고정-우선순위 방식(fixed-priority scheme), FIFO(first-in first-out) 방식, 라운드-로빈 방식(round-robin scheme), 및 회전-우선순위 방식(rotating-priority scheme) 등이다. 실험은 시스템의 주요 요소들인 프로세서와 기억장치 모듈 및 버스의 수들을 변경시킴으로써 다양한 시스템 환경에 대한 분석을 시도하였다. 작업 부하가 되는 기하장치 액세스 요구간 시간가격(inter-memory access request time interval)은 필요에 따라서 고정값 또는 확률 분포함수를 사용하였다. 특히, 실행될 프로그램의 특성에 따라 각 프로토콜의 성능이 다르게 나타날 수 있음을 검증하였으며, 기억장치의 지역성(memory locality)에 대한 프로토콜들의 성능도 비교하였다.

• Journal of the Korean Institute of Telematics and Electronics S
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• v.35S no.10
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• pp.94-117
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• 1998

This paper investigates the performance characteristics of the data link layer of the 1996 version of IEC/ISA fieldbus which is developed as internatioal standard of fieldbus. A discrete-event simulation model of the data link layer of IEC/ISA fieldbus is developed. Using the simulation model, this paper identifies the network parameters that influence the performance of prioritys scheme and real-time data transmission, and analyzes the delay performance of IEC/ISA fieldbus with respect to the change of network parameters. The simulation model also integrates continuous-time simulation model of a control system as application process. Using the integrated simulation model, this study investigates the effect of network-induced delay on the performance of control system. Since the simulation model developed in this study can predict the network performance, it will be effectively utilized in the design phase of control and automation systems that adopt the IEC/ISA fieldbus.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.18 no.1
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• pp.57-68
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• 1993

In this paper, we describe a multiprocessor system using the HiPi bus with pended protocol and multiple cache memories, and evalute the performance of the multiprocessor system in terms of processor utilization for various cache coherence protocols. The HiPi bus is delveloped as the shared bus of TICOM II which is a main computer system to establish a nation-wide computing network in ETRI. The HiPi bus has high data transfer rate, but it doesn't allow cache-to-cache transfer. In order to evaluate the effect of cache-to-cache transfer upon the performance of system and to choose a best-performed protocol for HiPi bus, we simulate as follows: First, we analyze the performance of multiprocessor system with HiPi bus in terms of processor utilizatIOn through simulation. Each of cache coherence protocol is described by state transition diagram, and then the probability of each state is calculated by Markov steady state. The calculated probability of each state is used as input parameters of simulation, and modeling and simulation are implemented and performed by using SLAM II graphic symbols and language. Second, we propose the HiPi bus which supports cache-to-cache transfer, and analyze the performance of multiprocessor system with proposed HiPi bus in terms of processor utilization through simulation. Considered cache coherence protocols for the simulation are Write-through, Write-once, Berkely, Synapse, Illinois, Firefly, and Dragon.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.18 no.12
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• pp.1815-1827
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• 1993

In this paper, we evaluate the performance of a Futurebus based multiprocessor system with MESI cache coherence protocol for four bus transaction types. Graphical symbols and compiler of SLAM II are used in modeling and simulation. A steady-state probability of each state for MESI protocol is computed by a Markov chain. The probability of each state is used as an input value for a correct simulation. Processor utilization, memory utilization, bus utilization, and the waiting time for bus arbitration are measured in terms of the number of processors, the hit ratio of cache memory, the probability of internal operation, and bus bandwidth.