• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2007.11a
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• pp.83-84
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• 2007

Damascene 공정을 이용하여 80nm급의 trench 패턴 내에 구리 배선 형성을 위해 무전해 구리 도금법을 이용하였다. 화학 반응으로 진행되는 무전해 도금법에 의한 구리이온의 초미세 패턴 내 환원 과정에 구리 이온의 물질 전달과정이 구리 도금층의 표면 특성과 superconformality에 미치는 영향을 살펴보았다. 회전 전극에 고정된 칩의 회전 속도가 증가함에 따라 구리 도금층의 비저항이 감소하고, trench 내 균일 도금성이 향상되는 것으로 나타났다.

• Korean Journal of Materials Research
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• v.6 no.1
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• pp.22-28
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• 1996

고주파 이동통신의 효용이 증가할수록 고주파 회로에 들어가는 부품들의 소형화가 중요한 과제로 대두되고 있다. 인덕터는 전자회로에 이용되는 주요 부품의 하나이며, 현재 교주파용 소형 인덕터를 박막화하려는 시도가 진행중이다. 본 연구에서 열산화시킨 Si(100)기판위에 성공적으로 박막형 인덕터를 제조하였다. Core 물질로는 ion beam sputtering 법으로 증착한 Ni-Zn 페라이트와 PECVD법으로 증착한 SiO2를 사용하였다. 고온산화분위기의 박막 증착과정을 고려하여 귀금속류인 Au를 전극으로 이용하였으며, life-off법으로 미세회로를 구현하였다. 상하부 전극의 안정적인 연결을 위하여 2차 전극배선 전에 via를 채워넣었다. 제조된 박막 인덕터의 고주파 특성은 network analyzer로 측정한 후 HP사의 Mecrowave Design System으로 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.167.2-167.2
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• 2015

고 이동도(~10 cm/Vs), 낮은 공정온도 및 높은 투과율 등의 특성을 갖는 산화물 반도체는 저 소비전력, 대면적화 및 고해상도 LCD Panel에 적합한 재료로서 현재 일부 Mobile Panel 및 TFT-LCD Panel의 양산에 적용되고 있으나, 향후 UHD급(4 K, 8 K)의 대형, 고해상도 Panel에의 적용을 위해서는 30 cm2/Vs 이상의 고 이동도 재료의 개발 및 저 저항 배선의 적용에 따른 소자 신뢰성의 개선이 필요하다. Cu는 대표적인 저 저항 배선 재료로 일부 양산에 적용되고 있으나, Cu 전극과 산화물 반도체의 계면에서 Cu원자의 확산 및 Cu-O 층의 형성에 의한 소자 특성 저하의 문제가 있다. 본 연구에서는 고 이동도의 In doped-ZTO계 산화물 반도체를 기반으로 채널 층과 Cu source-Drain layer의 계면에서의 Cu element의 거동 및 TFT 소자 특성과의 상관관계를 고찰하고, 계면에 형성된 Cu-O layer에 대해 높은 전자 친화도를 갖는 Ca element를 첨가에 의한 TFT 소자 특성의 변화를 관찰하였다. 본 연구에서는 이러한 효과로 인한 소자 신뢰성의 향상을 기대하였으며, 우선 In doped-ZTO 채널 층에 Cu와 CuCa 2at% source-drain을 적용한 TFT 특성을 확인하였다. 그 결과, Cu는 Field-effect mobility: ~17.67 cm2/Vs, Sub-threshold swing: 0.76 mV/decade 및 Vth:, 4.40 V의 결과가 얻어졌으며 CuCa 2at%의 경우 Field-effect mobility: ~17.84 cm2/Vs, Sub-threshold swing: 0.86 mV/decade 및 Vth:, 5.74 V의 결과가 얻어졌다. 소자신뢰성 측면에서도 Bias Stress의 변화량 ${\delta}Vth$의 경우 Cu : 4.48 V에 대해 CuCa 2at% : 2.81 V로 ${\delta}Vth$:1.67 V의 개선된 결과를 얻었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.5
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• pp.12-18
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• 2008

Ag paste was employed for source and drain electrode of OTFTs and for the data metal lines of OTFT-OLED array on PC(polycarbonate) substrate. We tested two kinds of Ag-pastes such as pastes for 325 mesh and 500 mesh screen mask to examine the pattern ability and electrical performance for OTFTs. The minimum feature size was 60 ${\mu}m$ for 325 mesh screen mask and 40 ${\mu}m$ for 500 mesh screen mask. The conductivity was 60 $m{\Omega}/\square$ for 325 mesh and 133.1 $m{\Omega}/\square$ for 500 mesh. For the OTFT performance the mobility was 0.35 $cm^2/V{\cdot}sec$ and 0.12 $cm^2/V{\cdot}sec$, threshold voltage was -4.7 V and 0.9 V, respectively, and on/off current ratio was ${\sim}10^5$, for both screen masks. We applied the 500 mash Ag paste to OTFT-OLED array because of its good patterning property. The pixel was composed of two OTFTs and one capacitor and one OLED in the area of $2mm{\times}2mm$. The panel successfully worked in active mode operation even though there were a few bad pixels.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.19 no.11
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• pp.1-7
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• 2018

In a microcolumn, a miniaturized electrostatic deflector is often adopted to scan an electron beam. Usually, a double octupole deflector is used because it can avoid excessive spherical aberrations by controlling the electron beam path close to the optical axis of the objective lens and has a wide scan field. Studies on microcolumns have been performed to improve the low throughput of an electron column through multiple column applications. On the other hand, as the number of microcolumns increases, the number of wires connected to the components of the microcolumn increases. This will result in practical problems during the process of connecting the wires to electronic controllers outside of the vacuum chamber. To reduce this problem, modified quadrupole and octupole deflectors were examined through simulation analysis by selecting an ultraminiaturized microcolumn with the Einzel lens eliminated. The modified deflectors were designed changing the size of each electrode of the conventional Si octupole deflector. The variations of the scan field and electric field strength were studied by changing the size of active electrodes to which the deflection voltage was to be applied. The scan field increased linearly with increasing deflection voltage. The scan field of the quadrupole deflector and the electric field strength at the center were calculated to be approximately 1.3 ~ 2.0 times larger than those of the octupole deflector depending on the electrode size.

• Proceedings of the Korean Vacuum Society Conference
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• 1998.02a
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• pp.80-80
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• 1998

RU02 박막은 전이금속으로서 rutile 구조이며, 넓은 온도 영역에서 금속성의 를 나타내고, 700도 이상의 높은 온도에서 열적 안정성을 갖는 물질이다 이러한 특성 때문 에 RU02 박막은 실리콘 디바이스에서 배선 게이트 전극 확산 장벽 등에 응용가능성이 높 은 물질로 각광을 받고 있다- 특히 다결정 RU02 박막은 DRAM (dynamic random access m memory) 내의 강유전성 축전기의 전극으로서 유망한 물질이다. 지금까지 이러한 응용분야에 사용된 전극물질은 pt 금속이었다 그러나 이러한 금속전극은 SI 산소 그리고 강유전체의 구성물질 등과의 상호확산, pt 표면의 hillock의 존재로 생기는 전기적 단락, 기판과의 나쁜 점작성, 어려운 에칭 프로세스 등의 단점을 가지고 있다 더욱 더 심각한 문제는 P Pt'ferroelectric/Pt 구조에서 나타나는 aging과 fatigue인데, 이는 108 사이쿨 이후에 스위칭 가 능한 잔류 pOlarization 으$\mid$ 감소를 유발하게 된다- 최근 Berstein은 Pt 대신에 RU02를 사용함으로써 강유전체 축전기에서의 fatigue 현상을 크게 감소시켰다고 보고 한 바 있다 Burst川도 RU02 가 실리콘 표면과 유전체 물질 사이에 전기전도 어떠한 상호 확산도 일어나지 않음을 보였다. 그러나 이러한 연구 결과에도 증착조건과 RU02 박악의 특성에 관한 상호 관계가 충분히 더욱 더 중은 강유전성 박막올 만들기 위해서는 이러한 박막 전극에 않고 있다 연구되지 대한 상세한 연구가 반드시 필요하다고 본다. RU02 박막은 실리콘 기판 위에 고주파 마그네트론 스퍼터링 방법으로 증착하였다. 사용 한 타켓은 2 인치의 직경을 가지는 CERAC 사에서 제작한 Ruol다 초기 진공은 1O~6 Torr 이하였고, 고주파 전력은 20 - 80W 까지 변화시켰다 반응성 스퍼터링율 하기 위해 아르곤과 산소롤 주입하였고, 산소/(산소+아르곤)의 비를 변화시켰다 기판의 온도와 증착압력은 각각 상온에 서 500도까지 , 5mTorr에 서 100mTorr 까지 변 화시 켰 다 RU02 박막의 결정성을 조사하기 위해 XRD 표면 형상과 단면을 조사하기 위해 SEM을 사용하였다‘ 박악의 비저항을 조사하기 위해 4-단자법 van der Pauw 방법을 사용하였다. RU02 박막은 증착압력이 높을수록 비저항은 높아지고, 두께는 감소하였다. 특히 1 100mTorr에서는 작업가스와 스퍼터된 입자사이의 심각한 산란 때문에 아예 증착이 이루어 지지 않았다‘ RF 전력이 증가할수록 비저항이 낮아졌다. 이는 두께에 의존하는 결과이며 전형적인 금속박막에서 나타나는 현상과 유사함을 알 수 있었다- 기판온도와 작업가스의 산소 분압이 높을수록 비저항이 감소하였다‘ 이러한 사실은 성장한 박악의 결정구조와 밀접한 관련이 있음을 보여준다.

• Journal of the Korean Vacuum Society
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• v.9 no.3
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• pp.233-236
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• 2000

The structural, electrical and chemical characteristics of Al alloy thin film with low impurity concentrations AlW deposited by using dc magnetron sputtering deposition are investigated for the applications as data bus line in the TFT-LCD panel. The deposited thin films show the decrease of resistivity and the increase of grain size after the RTA at $300^{\circ}C$ for 20 min.. Moreover, the resistivity of AlW does not show appreciable grain size dependence after RTA. It is concluded that the decrease of resistivity after RTA is due to the increase of grain size. The annealed AlW is found to be hillock free. And for investigating chemical attack in TFT-LCD etching processing the electric potential of AlW alloy for Ag/AgCl were investigated by cyclic voltammetry. When W wt.% of AlW alloy was higher than about 3%, the electric potential of AlW was more positive than ITO's. Therefore AlW alloy thin film can be propose to use for data bus line.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.179-179
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• 2011

관통전극(TSV, Trough Silicon Via) 기술은 전자부품의 소형화, 고성능화, 생산성 향상을 이룰 수 있는 기술이다. Cu는 현재 배선 기술에 적용되고 있고 전기적 저항이 낮아서 TSV filling 재료로 사용된다. 하지만 확산 방지막에 의해 완벽히 감싸지지 않는다면, Cu+은 빠르게 절연막을 통과하여 Si 웨이퍼로 확산된다. 이런 현상은 절연막의 누설과 소자의 오동작 등의 신뢰성 문제를 일으킬 수 있다. 현재 TSV의 제조와 열 및 기계적 응력에 관한 연구는 활발히 진행되고 있으나 Biased-Thermal Stress(BTS) 조건하의 Cu 확산에 관한 연구는 활발하지 않는 것이 실정이다. 이를 위해 본 연구에서는 TSV용 Cu 확산 방지막 Ti에 대해 Cu+의 drift 억제 특성을 조사하였다. 실험을 위해 Cu/확산 방지막/Thermal oxide/n-type Si의 평판 구조를 제작하였고 확산 방지막의 두께에 따른 영향을 조사하기 위해 Ti의 두께를 10 nm에서 100 nm까지 변화하였으며 기존 Cu 배선 공정에서 사용되는 확산 방지막 Ta와 비교하였다. 그리고 Cu+의 drift 측정을 위해 Biased-Thermal Stress 조건(Thermal stress: $275^{\circ}C$, Bias stress: +2MV/cm)에서 Capacitance 및 Timedependent dielectric breakdown(TDDB)를 측정하였다. 그 결과 Time-To Failure(TTF)를 이용하여 Cu+의 drift를 측정할 수 있었으며, 확산 방지막의 두께가 증가할수록 TTF가 증가하였고 물질에 따라 TTF가 변화하였다. 따라서 평판 구조를 이용한 본 실험의 Cu+의 drift 측정 방법은 향후 TSV 구조에서도 적용 가능한 방법으로 생각된다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.11a
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• pp.49-49
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• 2007

최근 반도체 소자의 고집적화와 나노 (nano) 크기의 회로 선폭으로 인해 기존에 사용되었던 텅스텐이나 알루미늄 금속배선보다, 낮은 전기저항과 높은 electro-migration resistance가 필요한 Cu 금속배선이 주목받게 되었다. 하지만, Cu CMP 공정 시 높은 압력으로 인하여 low-k 유전체막의 손상과 디싱과 에로젼 현상으로 인한 문제점이 발생하게 되었다. 본 논문에서는, $KNO_3$ 전해액의 농도가 Cu 표면에 미치는 영향을 알아보기 위해 Tafel Curve와 CV (cyclic voltammograms)법을 사용하여 전기화학적 특징을 알아보았고 scanning electron microscopy (SEM), energy dispersive spectroscopy (EDS), X-ray Diffraction (XRD) 분석을 통해 금속표면을 비교 분석하였다.

• Korean Chemical Engineering Research
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• v.47 no.1
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• pp.1-10
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• 2009

As a demand for the portable device requiring smaller size and better performance is in hike, reducing the size of conventionally used planar 2 dimensional chip cannot be a solution for the enhancement of the semiconductor chip technology due to an increase in RC delay among interconnects. To address this problem, a new technology - "3 dimensional (3D) IC chip stack" - has been emerging. For the integration of the technology, several new key unit processes (e.g., silicon through via, wafer thinning and wafer alignment and bonding) should be developed and much effort is being made to achieve the goal. As a result of such efforts, 4 and 8 chip-stacked DRAM and NAND structures and a system stacking CPU and memory chips vertically were successfully developed. In this article, basic theory, configurations and key unit processes for the 3D IC chip integration, and a current tendency of the technology are explained. Future opportunities and directions are also discussed.