• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.30-30
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• 1999

알루미늄에 비해 전기저항이 낮고 electromigration 및 stress-migration에 대한 저항서이 높은 구리는 차세대 반도체 소자의 배선금속 재료로 여겨지고 있다. 최근 Chemical Mechanical Polishing (CMP) 기술의 도래로 구리배선 공정의 채택이 더욱 앞당겨질 전망이다. 한편, 구리 MOCVD를 위해 다양한 전구체화합물이 합성되었고, 근래에는 Cu(I)(hfc)L (L은 Lewis base 형태의 ligand) 형태의 전구체를 이용한 많은 증착 연구를 통하여 순수하고 전기저항이 낮은 구리 박막의 증착이 보고되었다. 구리 MOCVD의 가장 큰 문제점은 증착속도가 150-$^{\circ}C$20$0^{\circ}C$에서 500$\AA$/min 이하로 낮고 또한 증착된 필름 표면이 매우 거칠다는 데 있다. 이러한 단점으로 인해 전기화학적 증착후 CMP를 적용하는 것이 더욱 경제적이라는 견해가 우세해 지고 있다. 본 강연에서는 박막의 증착 속도와 표면 거칠기를 동시에 향사시키기 위해 catalytic surfactant를 이용한 새로운 MOCVD 개념을 도입하고, 구리 MOCVD에서 단원자층으로 흡착된 요오드 원자가 그 역할을 수행할 수 있음을 보이겠다. 또 요오드원자가 표면반응을 어떻게 수정하여 활성화에너지를 낮추는가를 반응메카니즘으로 밝히고 표면 평탄화의 미시적 해석을 제공하고자 한다. Catalytic Surfactant의 개념은 다른 박막 재료의 MOCVD에도 적용될 수 있으며, 나아가 적절한 기판 표면처리를 통하여 epitaxy도 가능할 것으로 본다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.319.2-319.2
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• 2014

휴대기기 발전과 사용 증가로 인해 배터리의 고용량화와 소형화가 요구되고 있으며, 특히 의료용 센서 기기 같은 health care device에서 소형화에 대한 관심이 증가하였다. 박막 이차 전지는 박막형태로 배터리의 구성요소를 한층씩 쌓아 올린 형태이므로 소형화가 가능하며, 내부에 액체전해질이 없어 누액으로 인한 폭발등의 염려가 없다. 또한 Si 반도체 소자에 integration 할 수 있어 다양한 분야에 적용할 수 있다. 하지만 Si 소자에 integration시 리튬이 기판으로 확산되어 배터리 용량이 감소하거나 Si 소자에 악영향을 미칠 수 있다. 따라서 본 연구에서는 리튬의 확산 여부를 민감하게 평가할 수 있는 방법 및 리튬 확산을 억제할 수 있는 확산방지막에 대한 연구를 진행하였다. 리튬의 확산을 평가하는 방법으로는 물리적 분석 방법 및 전기적 분석 방법을 평가하여 가장 민감한 방법을 선정하였다. 또한 확산방지막으로는 반도체 배선공정에서 Cu 확산 방지막으로 사용되고 있는 Ta, TaN 등과 함께 Na 확산 방지막으로 알려진 $Al_2O_3$ [1]등을 평가하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.179-179
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• 2011

관통전극(TSV, Trough Silicon Via) 기술은 전자부품의 소형화, 고성능화, 생산성 향상을 이룰 수 있는 기술이다. Cu는 현재 배선 기술에 적용되고 있고 전기적 저항이 낮아서 TSV filling 재료로 사용된다. 하지만 확산 방지막에 의해 완벽히 감싸지지 않는다면, Cu+은 빠르게 절연막을 통과하여 Si 웨이퍼로 확산된다. 이런 현상은 절연막의 누설과 소자의 오동작 등의 신뢰성 문제를 일으킬 수 있다. 현재 TSV의 제조와 열 및 기계적 응력에 관한 연구는 활발히 진행되고 있으나 Biased-Thermal Stress(BTS) 조건하의 Cu 확산에 관한 연구는 활발하지 않는 것이 실정이다. 이를 위해 본 연구에서는 TSV용 Cu 확산 방지막 Ti에 대해 Cu+의 drift 억제 특성을 조사하였다. 실험을 위해 Cu/확산 방지막/Thermal oxide/n-type Si의 평판 구조를 제작하였고 확산 방지막의 두께에 따른 영향을 조사하기 위해 Ti의 두께를 10 nm에서 100 nm까지 변화하였으며 기존 Cu 배선 공정에서 사용되는 확산 방지막 Ta와 비교하였다. 그리고 Cu+의 drift 측정을 위해 Biased-Thermal Stress 조건(Thermal stress: $275^{\circ}C$, Bias stress: +2MV/cm)에서 Capacitance 및 Timedependent dielectric breakdown(TDDB)를 측정하였다. 그 결과 Time-To Failure(TTF)를 이용하여 Cu+의 drift를 측정할 수 있었으며, 확산 방지막의 두께가 증가할수록 TTF가 증가하였고 물질에 따라 TTF가 변화하였다. 따라서 평판 구조를 이용한 본 실험의 Cu+의 drift 측정 방법은 향후 TSV 구조에서도 적용 가능한 방법으로 생각된다.

• Journal of the Microelectronics and Packaging Society
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• v.9 no.3
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• pp.57-67
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• 2002

Increased signal speed can be obtained in three ways: changing the layout and/or the ratio of the width to thickness of the metal lines, decreasing the specific resistance of the interconnect metal, and decreasing the dielectric constant of the insulating material (intermetal dielectric). Further advancement cannot be expected from changing layout or decreasing specific resistance. The only alternative is to use an insulating material with a lower dielectric constant than other ones used presently. A large variety of polymers has been proposed for use as materials with low dielectric constants for applications in microelectronics. In this review, the properties of selected polymers as well as various fabrication methods for polymer thin films are discussed. Based on the properties described so far, and the requirements for applications as intermetal dielectric material, the possibilities for further developments also are discussed.

• Journal of the Microelectronics and Packaging Society
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• v.20 no.1
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• pp.1-5
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• 2013

Wafer-to-Wafer (W2W) integration technology is an emerging technology promising many benefits, such as reduced size, improved performance, reduced power, lower cost, and divergent integration. As the maturity of W2W technology progresses, new applications will become more viable. However, at present the cost for W2W integration is still very high and both manufacturing yield and reliability issues have not been resolved yet for high volume manufacturing (HVM). Especially for WTW integration resolving compound yield issue can be a key factor for HVM. To have the full benefits of WTW integration technology more than simple wafer stacking technologies are necessary. In this paper, the manufacturing yield for W2W integration is described and the challenges of WTW integration will be discussed.

• Transactions of the Korean Society of Mechanical Engineers A
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• v.28 no.5
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• pp.532-538
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• 2004

MEMS technology applying to the sensors and micro-electro devices is complete system. These microsystems are made by variable processes. Especially, the mentallization process has very important functions to transfer the power operating the sensor and signal induced from sensor part. But in the structures of MEMS the local stress concentration and deformation are often yielded by an irregular geometrical shape and different constraint. Therefore, this paper studies the effect of supporting type and thickness ratio about thin film of the substrate on the residual stress variation when the thermal loads is applied to the multi-layer thin film fabricated by metallization process. Specimens were made from several materials such as Al, Au and Cu. Then, uniform thermal load was applied, repeatedly. The residual stress was measured by FE Analysis and nano-indentation method using AFM. Generally, the specimen made of Al induced the larger residual stress than that of made of other materials. Specimen made of Cu and Au having the low thermal expansion coefficient induces the minimum residual stress. Similarly, the lowest indentation length was measured by nano-indentation method in the Si/Au/Cu specimen. Particularly, clusters are created in the specimen made of Cu by thermal load and the indentation length became increasingly large by cluster formation.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.11a
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• pp.49-49
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• 2007

최근 반도체 소자의 고집적화와 나노 (nano) 크기의 회로 선폭으로 인해 기존에 사용되었던 텅스텐이나 알루미늄 금속배선보다, 낮은 전기저항과 높은 electro-migration resistance가 필요한 Cu 금속배선이 주목받게 되었다. 하지만, Cu CMP 공정 시 높은 압력으로 인하여 low-k 유전체막의 손상과 디싱과 에로젼 현상으로 인한 문제점이 발생하게 되었다. 본 논문에서는, $KNO_3$ 전해액의 농도가 Cu 표면에 미치는 영향을 알아보기 위해 Tafel Curve와 CV (cyclic voltammograms)법을 사용하여 전기화학적 특징을 알아보았고 scanning electron microscopy (SEM), energy dispersive spectroscopy (EDS), X-ray Diffraction (XRD) 분석을 통해 금속표면을 비교 분석하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2005.07a
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• pp.123-124
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• 2005

We investigated the effect of a Ta/TaN Cu diffusion barrier existence on the reliability and the electrical performance of Cu dual-damascene interconnects. A high EM performance in Cu dual-damascene structure was observed the BCV(barrier contact via) interconnect structure to remain Ta/TaN barrier layer. Via resistance was decreased DCV interconnect structure by bottomless process. This structure considers that DCV interconnect structure has lower activation energy and higher current density than BCV interconnect structure. The EM failures by BCV via structure were formed at via hole, but DCV via structure was formed EM fail at the D2 line. In order to improve the EM characteristic of DCV interconnect structure by bottomless process, after Ta/TaN diffusion barrier layer in via bottom is removed by Ar+ resputtering process, it is desirable that Ta thickness is thickly made by Ta flash process.

• Journal of the Microelectronics and Packaging Society
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• v.5 no.2
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• pp.7-12
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• 1998

감광성 BCB를 사용한 MCM-D기판에 신뢰성있는 비아형성을 위하여 BCB의 공정 특성과 C2F6를 사용한 플라즈마 cleaning 영향을 분석하였다. 절연막, 금속배선재료로 각각 감광성 BCB, Cu를 사용하여 MCM-D 기판을 제작 분석한 결과 BCB는 soft bake 후 초기 두께의 50%정도 두께 손실이 있었으며 해상도는 15um이었다. BCB층에 비아 형성후 C2F6 가스로 플라즈마 cleaning 하고 AES로 비아표면을 분석한 결과 유기물 C는 검출되지 않은 반면 플라즈마 cleaning을 하지 않은 비아를 분석한 결과 유기물 성분의 C가 많이 검출되었 고 Ar 스퍼터에 의해서도 완전히 제거되지 않았다. 따라서 감광성 BCB를 절연막으로 사용 한 MCM-D 기판 제작공정에서 비아 형성후 C2F6를 이용한 플라즈마 cleaning의 필요성을 확인하였다.

• Proceedings of the KIEE Conference
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• 2002.07c
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• pp.1979-1981
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• 2002

새로운 방식의 일체형 flexible sensor module을 제작하였다. MEMS공정을 이용하여 제작된이 센서 모듈은 배선기판은 물론 strain sensor 역시 임의의 곡면에 실장을 위해 자유로운 굽힘이 가능하도록 제작되었다. 실리콘웨이퍼에 구현된 piezoresistor 스트레인 센서는 release-etch 방법을 통해 웨이퍼로부터 분리되어, 폴리이미드를 기판으로 하는 Flexible Sensor Array Module로 완성되었다. 소자와 기판을 따로 제작한 후 조립하는 기존의 방식에 비해, 웨이퍼 위에서 flexible 기판을 형성하여 수율이 높고 사진공정의 정밀도를 그대로 보전한 기판과 센서 어레이의 패키징이 가능하였으며, 칩을 기판에 실장하기 위한 정밀한 조립공정도 불필요하였다. 폴리이미드 기판은 전기도금을 통해 회로를 구성하여 1단계 패키징 (die to chip carrier)과 2단계 패키징 (chip to substrate)을 웨이퍼 레벨에서 완성하였다. 마지막으로 불산 용액을 통해 희생층을 제거함으로서 웨이퍼로 부터 센서어레이 모듈을 분리 하였다.