• Journal of the Korea Institute of Information Security & Cryptology
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• v.7 no.2
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• pp.19-26
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• 1997

In this paper, we propose an RSA multisignature scheme with no bit expansion in which the signing order is not restricted. In this scheme we use RSA moduli with the same bit length. the most 1 bits of which are same. The proposed scheme is based on these RSA moduli and a repeated exponentiation of Levine and Brawley. Kiesler and Harn first utilize the repeated exponentiation technique in their multisignature scheme, which requires 1.5m exponentiations for signing, where m is the number of signers. However, the proposed scheme requires (equation omitted) m exponentiation. So if l is sufficiently large (l $\geq$ 32), then we can neglect the vaue (equation omitted

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2011.07a
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• pp.359-360
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• 2011

본 논문에서는 고속으로 디지털 홀로그램을 생성할 수 있는 하드웨어구조를 제안하였다. 수정된 컴퓨터 생성 홀로그램(computer-generated hologram, CGH) 알고리즘을 이용하고, 전체 화소에서 홀로그램의 한 화소씩 연산하는 방법을 선택하여 홀로그램 한 화소씩 계산하고 바로 출력 하여 메모리 병목현상을 제거하기 위한 파이프라인 기반의 하드웨어 구조를 제안하였다. CGH 알고리즘을 바탕으로 입력부, 연산부, 및 정규화부로 구성된 디지털 홀로그램 생성기의 구조를 제안하였고, 객체의 화소만 저장하여 반복 사용하기 때문에 메모리의 사용량을 줄일 수 있었다. 제안한 하드웨어는 세로 방향으로 확장을 하여 동작을 병렬화시킬 수 있다. 제안한 하드웨어는 1K의 광원에 대해 HD급 홀로그램을 초당 약 87장을 생성할 수 있었다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2017.07a
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• pp.1-2
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• 2017

본 논문에서는 지휘무장통제체계(이하 CFCS) 소프트웨어의 성능 향상 기법으로 고성능 컴퓨팅(이하 HPC) 시스템 활용 기법을 제안한다. 이 기법으로 본 논문에서는 HPC 분야인 멀티코어 프로세서를 활용하는 방법을 제안한다. 복잡한 반복연산을 하는 작업이 많은 CFCS의 특정 SW모듈에 대해 멀티코어 프로세싱 아키텍처를 이용한 병렬처리를 적용하여 기존 순차처리 대비 작업실행시간을 단축함으로써 작업 응답시간을 상당히 줄일 수 있다. 본 논문에서는 CFCS 시험 환경의 일부 특정 SW모듈 상에서 기존의 순차처리 방식으로 수행한 연산 결과와 다중 처리 프로그래밍 API인 OpenMP를 적용하여 수행한 연산 결과를 비교하여 CFCS에서의 멀티코어 프로세싱이 체계 전반의 성능 향상 면에서 효율적으로 사용될 수 있음을 보인다.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11a
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• pp.455-458
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• 2002

분기를 가지는 대상객체에 대한 가상 네비게이션 시 네비게이션 경로를 지정하기 위하여 일반적으로 반복적인 형태학적 연산(Iterative Morphological Operation)중 세선화(thining)연산을 기반으로 한 골격화(skeletonization)기법들이 널리 사용되었다. 이러한 방법은 반복적인 세선화 연산 수행과정을 거쳐야하므로 수행효율성이 떨어지고, 잡음에 의하여 잘못된 경로를 생성하기 쉽다. 본 연구에서 수행효율성을 개선하고, 잡음에 안정적으로 네비게이션 경로를 추적하기 위하여 영역 중심점 선형 보간 기법을 기반으로 한 네비게이션 경로추적 기법을 제안한다. 본 제안 기법에서는 2 차원 영상 분할 후, 분할 영상에 대한 영역의 수와 영역 중심점을 기반으로 분기위치를 추적하고, 분기영역에서의 영역 중심점 선명 보간을 통하여 자연스러운 네비게이션 경로를 생성한다.

• Journal of KIISE:Computer Systems and Theory
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• v.31 no.1_2
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• pp.1-9
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• 2004

The important arithmetic operations over finite fields include exponentiation, division, and inversion. An exponentiation operation can be implemented using a series of squaring and multiplication operations using a binary method, while division and inversion can be performed by the iterative application of an AB$^2$ operation. Hence, it is important to develop a fast algorithm and efficient hardware for this operations. In this paper presents new bit-serial architectures for the simultaneous computation of multiplication and squaring operations, and the computation of an $AB^2$ operation over $GF(2^m)$ generated by an irreducible AOP of degree m. The proposed architectures offer a significant improvement in reducing the hardware complexity compared with previous architectures, and can also be used as a kernel circuit for exponentiation, division, and inversion architectures. Furthermore, since the Proposed architectures include regularity and modularity, they can be easily designed on VLSI hardware and used in IC cards.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.29 no.3
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• pp.167-170
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• 2018

The method of moments(MoM) is one of the most popular integral-equation-based full-wave simulation methods, and the multi-level fast multipole method(MLFMM) algorithm can be used for its efficient calculation. When calculating the surface current on the large scatterer in the MoM or MLFMM, iterative methods for the final matrix inversion are used. Among them, BiCGstab(l) has been widely adopted due to its good convergence rate. The number of iterations can be reduced when l becomes larger, but the number of operations per iteration is increased. Herein, we analyze the computational complexity of BiCGstab(l) in the MLFMM method and propose an optimum choice of l.

• Journal of Biomedical Engineering Research
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• v.24 no.5
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• pp.473-480
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• 2003

Iterative reconstruction methods have played a prominent role in emission computed tomography due to their remarkable advantages over the conventional filtered backprojection method. However, since iterative reconstructions typically are comprised of repeatedly projecting and backprojecting the data, the computational load required for reconstructing an image depends highly on the performance of the projector-backprojector pair used in the algorithm. In this work we compare quantitative performance of representative methods for implementing projector-backprojector pairs. To reduce the overall cost for the projection-backprojection operations for each method, we investigate how previously computed results can be reused so that the number of redundant calculations can be minimized. Our experimental results demonstrate that the ray tracing method not only outperforms other methods in computation time, but also provides improved reconstructions with good accuracy.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.5 no.3
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• pp.164-168
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• 2012

LDPC decoder architectures are generally classified into serial, parallel and partially parallel architectures. Conventional method of LDPC decoding in general give rise to a large number of computation operations, mass power consumption, and decoding delay. It is necessary to reduce the iteration numbers and computation operations without performance degradation. This paper studies Horizontal Shuffle Scheduling (HSS) algorithm. In the result, number of iteration is half than conventional algorithm without performance degradation. Finally, this paper present design methodology of high-speed LDPC decoder and confirmed its throughput is up to about 600Mbps.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2015.07a
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• pp.552-554
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• 2015

본 논문은 AVX2 (Advanced Vector eXtension 2) 명령어 집합을 이용하여 HEVC (High Efficiency Video Coding) 복호화기의 역-변환 모듈을 고속화하는 방법을 제안한다. AVX2 명령어 집합은 256 비트 레지스터를 사용하여 다수의 데이터를 한번의 명령을 통해 병렬적으로 연산할 수 있으며 반복적인 산술 연산 혹은 논리 연산 구조에서 효율적이다. 제안하는 방법은 AVX2 명령어 집합을 이용하여 $8{\times}8{\sim}32{\times}32$ 크기의 TU (Transform Unit) 단위로 수행되는 역-변환 연산을 행렬의 곱 형태로 연산하여 고속화하였다. 실험 결과 AVX2 명령어 집합을 이용한 역-변환 연산은 Chen 알고리즘에 비해 평균 51% 속도 향상을 보였으며 SSE (Streaming SIMD Extension) 명령어 집합을 이용한 연산에 비해 평균 20%의 속도 향상 결과를 얻을 수 있었다.

• Proceedings of the Korea Information Processing Society Conference
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• 2013.11a
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• pp.135-138
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• 2013

GPGPU(General Purpose Graphics Processing Unit) 병렬처리 시스템인 CUDA(Compute Unified Device Architecture)는 컴퓨터에서의 고속 연산 처리를 위해 많이 사용되어왔다. CUDA에서 연산 처리를 하기 위해서는 CUDA의 특성을 이해해야 한다. CUDA는 CPU(Central Processing Unit)가 처리하는 Host 영역과 GPU(Graphics Processing Unit)가 처리하는 영역인 Device 영역이 존재하며, 이 두 영역간의 데이터 복사를 통해 연산 처리를 진행한다. 이런 구조적인 특성상 메인 메모리에서 GPU 메모리로 입력 데이터를 전달해야 GPU를 이용해 연산을 처리할 수 있는 구조를 가지고 있다. 하지만 이러한 처리 구조로 인해 연산 시간과 별도로 메인 메모리와 GPU 메모리간의 데이터 복사시간이 존재하며, 추가적으로 발생하는 메모리 복사 시간으로 인해 오버헤드가 발생하게 된다. 본 논문에서는 실험을 통해 메모리 복사 시간, 연산의 반복 횟수 그리고 연산의 복잡성이 전체 성능에 어떤 영향을 미치는지 논하고자 한다.