• E2M - 전기 전자와 첨단 소재
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• 제10권6호
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• pp.519-527
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• 1997

The micro crack was occurred where the stress concentrated by the thermal stress which was induced during the cooling period after molding process or by the various reliability tests. In order to estimate the possibility of development from inside micro crack to outside fracture, the fracture toughness of EMC should be measured under the various applicable condition. But study was conducted very rarely for the above area. In order to provide a was to decide the fracture resistance of EMC (Epoxy Molding Compound) of plastic package which is produced by using transfer molding method, measuring fracture is studied. The specimens were made with various EMC material. The diverse combination of test conditions, such as different temperature, temperature /humidity conditions, different filler shapes, and post cure treatment, were tried to examine the effects of environmental condition on the fracture toughness. This study proposed a way which could improve the reliability of LOC(Lead On Chip) type package by comparing the measured $J_{IC}$ of EMC and the calculated J-integral value from FEM(Finite Element Method). The measured $K_{IC}$ value of EMC above glass transition temperature dropped sharply as the temperature increased. The $K_{IC}$ was observed to be higher before the post cure treatment than after the post cure treatment. The change of $J_{IC}$ was significant by time change. J-integral was calculated to have maximum value the angle of the direction of fracture at the lead tip was 0 degree in SOJ package and -30 degree in TSOP package. The results FEM simulation were well agreed with the results of measurement within 5% tolerance. The package crack was proved to be affected more by the structure than by the composing material of package. The structure and the composing material are the variables to reduce the package crack.ack.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2019년도 전력전자학술대회
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• pp.230-232
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• 2019

Light Triggerd Thyristor (LTT)는 HVDC 및 산업용 스위치 등에 사용되는 대전력 반도체소자이다. 일반적인 Thyristor가 전기적 신호에 의해 trigger 되는 것과는 다르게 LTT는 광신호에 의해 동작하는 소자이다. 본 논문에서는 5,000V, 2,200A 급의 4인치 LTT 소자의 제작 및 전기적인 특성평가 결과를 기술하였다. 4인치 LTT의 구조적인 특징은 전면부 중앙에 광신호가 주입되는 수광부가 위치해 있으며 입력 전류 증폭을 위한 4-단계 증폭 게이트 (gate) 구조를 가지도록 설계하였다. $400{\Omega}{\cdot}cm$ 비저항을 갖는 1mm 두께의 n-형 실리콘 웨이퍼에 boron 이온주입과 열처리 공정으로 약 $30{\mu}m$ 깊이의 p-base를 형성하였으며, 고내압 저지를 위한 edge termination은 VLD (variable lateral doping) 기술을 적용하였다. 제작된 4인치 LTT는 6,500 V의 순방향 항복전압 ($V_{DRM}$) 특성을 나타내었으며, 100V의 어노드전압 ($V_A$)과 20 mA의 게이트전류 ($I_G$)에 의하여 thyristor가 trigger 됨을 확인하였다. 제작한 LTT 소자는 disk형 press-pack 패키지를 진행한 후, LTT의 수광부에 $10{\mu}s$, 50 mW의 900 nm 광 펄스를 조사하여 전류 특성을 평가하였다. LTT 패키지 샘플에 60 Hz 주파수의 광 펄스를 조사한 경우 2,460 A의 순방향 평균전류 ($I_T$)와 $336A/{\mu}s$의 반복전류상승기울기 (repetitive di/dt)에 안정적으로 동작함을 확인하였다. 또한, 펄스 전류 시험의 경우 61.6 kA의 최대 통전 전류 (ITSM, surge current)와 $1,050A/{\mu}s$의 펄스전류 상승 기울기 (di/dt of on-state pulse current)에도 LTT의 손상 없이 동작함을 확인하였다.

• 한국전기전자재료학회논문지
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• 제35권6호
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• pp.556-561
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• 2022

밀도범함수이론(density functional theory, DFT)이 등장한 이래로, 이를 재료과학에 적용하여 에너지 재료 및 반도체와 같은 전자재료들의 연구개발에 활발하게 활용되고 있다. 하지만 DFT 계산 프로그램을 실행할 때 필요한 입력 파일 생성 시 여러 가지 소재들에 대해 동일한 계산 조건을 맞춰 주고 파라미터들을 알맞게 설정해 줘야 올바른 계산 결과 비교가 가능한데, 이런 부분들에 대해 진입 장벽이 높다는 어려움이 있다. 이에 본 논문에서는 Python Materials Genomics (pymatgen) 파이썬 패키지를 이용해 분자 및 결정구조를 다루고 널리 사용되는 DFT 계산 프로그램인 Vienna Ab initio Simulation Package (VASP) 및 Gaussian 입력 파일 생성에 대해 소개하고자 한다. 이를 통해 해당 프로그램에 대한 전문적인 지식이 많지 않더라도 보다 일관적인 계산 조건에서 결과들을 손쉽게 수행할 수 있게 되기를 기대한다.

• 마이크로전자및패키징학회지
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• 제25권1호
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• pp.1-10
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• 2018

최근 플렉서블 OLED, 플렉서블 반도체, 플렉서블 태양전지와 같은 유연전자소자의 개발이 각광을 받고 있다. 유연소자에 밀봉 혹은 봉지(encapsulation) 기술이 매우 필요하며, 봉지 기술은 유연소자의 응력을 완화시키거나, 산소나 습기에 노출되는 것을 방지하기 위해 적용된다. 본 연구는 봉지막(encapsulation layer)이 반도체 칩의 내구성에 미치는 영향을 고찰하였다. 특히 다층 구조 패키지의 칩의 파괴성능에 미치는 영향을 칩의 center crack에 대한 파괴해석을 통하여 살펴보았다. 다층구조 패키지는 폭이 넓어 칩 위로만 봉지막이 덮고있는 "wide chip"과 칩의 폭이 좁아 봉지막이 칩과 기판을 모두 감싸고 있는 "narrow chip"의 모델로 구분하였다. Wide chip모델의 경우 작용하는 하중조건에 상관없이 봉지막의 두께가 두꺼울수록, 강성이 커질수록 칩의 파괴성능은 향상된다. 그러나 narrow chip모델에 인장이 작용할 때 봉지막의 두께가 두껍고 강성이 커질수록 파괴성능은 악화되는데 이는 외부하중이 바로 칩에 작용하지 않고 봉지막을 통하여 전달되기에 봉지막이 강하면 강한 외력이 칩내의 균열에 작용하기 때문이다. Narrow chip모델에 굽힘이 작용할 경우는 봉지막의 강성과 두께에 따라 균열에 미치는 영향이 달라지는데 봉지막의 두께가 작을 때는 봉지막이 없을 때보다 파괴성능이 나쁘지만 강성과 두께의 증가하면neutral axis가 점점 상승하여 균열이 있는 칩이 neutral axis에 가까워지게 되므로 균열에 작용하는 하중의 크기가 급격히 줄어들게 되어 파괴성능은 향상된다. 본 연구는 봉지막이 있는 다층 패키지 구조에 다양한 형태의 하중이 작용할 때 패키지의 파괴성능을 향상시키기 위한 봉지막의 설계가이드로 활용될 수 있다.

• 한국광학회지
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• 제10권1호
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• pp.73-79
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• 1999

1$\times$2, 1$\times$4 및 4$\times$4 LD-gate형 반도체 광스위치 모듈을 제작하였다. 스위치 소자와 광섬유와의 광결합을 위해서 테이퍼드 광섬유를 어레어로 제작하여 사용하였으며 30핀 버터플라이형 패키지로 완성하였다. 광 부푼 정렬 및 고정에서는 레이저 용접법 및 햄머링 공정을 이용하여 최초의 광정렬 값에서 평균 82%까지 복원하였다. 완성된 모듈에 대한 평가를 위해 전송 실험을 수행하였는데 1$\times$2 스위치 모듈이 삽입되었을 때 223-1의 단어길이를 갖는2.5Gbps 광신호에 대해서 전송패널티가 약0.5dB~2dB로 나타났으며, 광섬유의 분산특성에 의하여 발생하는 전송 패널티에 대해서는 50km 및 90km 광섬유에 대해서 각각 0.6dB 및 0.7dB의 작은 패널티가 발생하였다. 1$\times$4 및 4$\times$4 스위치 모듈을 이용한 전송특성 평가에서도 모두 -30dB 이하의 수신감도를 갖는 우수한 결과를 보였다.

• 마이크로전자및패키징학회지
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• 제16권4호
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• pp.1-4
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• 2009

본 연구에서는 실리콘 웨이퍼에 2중 다이싱 공정의 적용이 리드-온-칩 패키지로 조립되는 반도체 디바이스의 T.C. ($-65^{\circ}C$에서 $150^{\circ}C$까지의 온도변화에 지배되는 신뢰성 실험) 신뢰성에 어떠한 영향을 미치는 지를 보여준다. 기존 싱글 다이싱 공정은 웨이퍼에서 분리된 디바이스의 테두리 부위가 다이싱으로 인해 기계적으로 손상되는 결과를 보였으나, 2중 다이싱 공정은 분리된 디바이스의 테두리 부위가 거의 손상되지 않고 보존되는 것을 확인할 수 있었다. 이는 2중 다이싱의 경우 다이싱 동안 웨이퍼의 전면에 도입된 노치부위가 선택적으로 파손되면서 분리된 디바이스의 테두리 부위를 보호하기 때문으로 해석된다. 온도변화 실험을 통해 2중 다이싱 공정의 도입이 단일 다이싱 공정에 비해 T.C. 신뢰성에서도 대단히 좋은 결과를 보인다는 것을 확인할 수 있었다.

• 마이크로전자및패키징학회지
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• 제24권1호
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• pp.57-65
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• 2017

모바일 기기 내부에 있는 전자부품들은 반도체 칩이나 그 밖의 여러 가지 재료로 구성되어 있다. 이러한 전자부품들은 매우 얇고, 구성된 재료들은 다양한 열팽창 계수를 가지고 있으므로 온도 변화나 외부 하중에 의해서 쉽게 굽힘이 일어난다. 그림자 무아레 방법은 비접촉으로 전체 영역에 걸친 면외변위를 측정하는 광학적 방법이지만 측정 감도를 $50{\mu}m/fringe$ 이내로 하기 어려워서 반도체 패키지의 굽힘변형을 측정하기에는 적당하지 않은 면이 있었다. 본 논문에서는 그림자 무아레 기법의 여러 실험조건들을 최적화하여 $25{\mu}m/fringe$의 향상된 감도를 갖는 측정 방법을 구현하였다. 또한 이로부터 위상이동에 의해 기록되는 4장의 그림자 무늬를 영상 처리하여 감도가 4배 향상된 그림자 무늬를 얻어내고 이를 스마트폰의 소형 전자부품들에 적용하여 온도변화에 따라 발생하는 굽힘 변위를 $5{\mu}m/fringe$의 고감도로 측정하였다.

• 마이크로전자및패키징학회지
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• 제30권3호
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• pp.1-10
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• 2023

최근, 고사양 컴퓨터, 모바일 제품의 수요가 증가하면서 반도체 패키지의 고집적화, 고밀도화가 요구된다. 따라서 많은 양의 데이터를 한 번에 전송하기 위해 범프 크기 및 피치 (Pitch)를 줄이고 I/O 밀도를 증가시킬 수 있는 플립 칩 (flip-chip), 구리 필러 (Cu pillar)와 같은 마이크로 범프 (Micro-bump)가 사용된다. 하지만 범프의 직경이 70 ㎛ 이하일 경우 솔더 (Solder) 내 금속간화합물 (Intermetallic compound, IMC)이 차지하는 부피 분율의 급격한 증가로 인해 취성이 증가하고, 전기적 특성이 감소하여 접합부 신뢰성을 악화시킨다. 따라서 이러한 점을 개선하기 위해 UBM (Under Bump Metallization) 또는 Cu pillar와 솔더 캡 사이에 diffusion barrier 역할을 하는 층을 삽입시키기도 한다. 본 review 논문에서는 추가적인 층 삽입을 통해 마이크로 범프의 과도한 IMC의 성장을 억제하여 접합부 특성을 향상시키기 위한 다양한 연구를 비교 분석하였다.

• 반도체디스플레이기술학회지
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• 제22권4호
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• pp.124-130
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• 2023

Recently, fan out wafer level packaging, which enables high integration, miniaturization, and low cost, is being rapidly applied in the semiconductor industry. In particular, FOWLP is attracting attention in the mobile and Internet of Things fields, and is recognized as a core technology that will lead to technological advancements such as 5G, self-driving cars, and artificial intelligence in the future. However, as chip density and package size within the package increase, FOWLP warpage is emerging as a major problem. These problems have a direct impact on the reliability and electrical performance of semiconductor products, and in particular, cause defects such as vacuum leakage in the manufacturing process or lack of focus in the photolithography process, so technical demands for solving them are increasing. In this paper, warpage simulation according to the thickness of FOWLP material was performed using finite element analysis. The thickness range was based on the history of similar packages, and as a factor causing warpage, the curing temperature of the materials undergoing the curing process was applied and the difference in deformation due to the difference in thermal expansion coefficient between materials was used. At this time, the stacking order was reflected to reproduce warpage behavior similar to reality. After performing finite element analysis, the influence of each variable on causing warpage was defined, and based on this, it was confirmed that warpage was controlled as intended through design modifications.

• 마이크로전자및패키징학회지
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• 제31권1호
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• pp.35-42
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• 2024

최근 반도체 칩의 소형화 및 고집적화에 따라 미세 피치에 의한 범프 브리지 (bump bridge) 현상이 문제점으로 주목받고 있다. 이에 따라 범프 브리지 현상을 최소화할 수 있는 Cu pillar bump가 미세 피치에 대응하기 위해 반도체 패키지 산업에서 널리 적용되고 있다. 고온의 환경에 노출될 경우, 접합부 계면에 형성되는 금속간화합물(Intermetallic compound, IMC)의 두께가 증가함과 동시에 일부 IMC/Cu 및 IMC 계면 내부에 Kirkendall void가 형성되어 성장하게 된다. IMC의 과도한 성장과 Kirkendall void의 형성 및 성장은 접합부에 대한 기계적 신뢰성을 약화시키기 때문에 이를 제어하는 것이 중요하다. 따라서, 본 연구에서는 CS(Cu+ Sn-1.8Ag Solder) 구조 Cu pillar bump의 등온 시효 처리에 따른 접합부 특성 평가가 수행되었으며 그 결과가 보고되었다.