• 제목/요약/키워드: 반도체 패키지

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전산 유체 모델을 이용한 plasma 장비 개발 시스템의 구축 (Development of plasma system design framework by a computational fluid model)

  • 주정훈
    • 한국표면공학회:학술대회논문집
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    • 한국표면공학회 2013년도 춘계학술대회 논문집
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    • pp.60-60
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    • 2013
  • 공정용 플라즈마는 반도체 웨이퍼 가공, 평판형 디스플레이, 자동차 및 산업용 부품 코팅, 장식용 코팅에 널리 사용되고 있다. 이를 위한 장비 개발은 플라즈마에 대한 깊은 이해가 없이는 불가능하여 주로 선진 장비 회사의 모델을 참고하여 유사하게 만드는 수준에서 진행되어 왔는데 2D, 3D modeling이 가능한 전산 유체 모델은 일부 상용화 패키지 S/W까지 등장하였으나 플라즈마와 수치 해석에 대한 기본적인 지식이 없이는 사용이 매우 어렵다는 단점이 있어 국내의 일부소자회사의 장비 관련 연구팀 정도에서만 사용이 가능했다. 이를 중견 장비 업체들에 까지 확대하기 위한 작업의 일환으로 2D-ICP, 2D-CCP model의 기본적인 기능을 갖추고 기하적 크기는 파라미터 방식으로 사용자가 조절할 수 있도록 만든 framework을 개발하려는 시도에 대해서 논의 하고자 한다.

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저전력 모터 구동을 위한 SOI 드라이브 IC 와 RC-IGBT를 탑재한 지능형 반도체 모듈 (The Intelligent Power Modules Assembly with Reverse Conduction IGBTs and SOI Driver for Low Power Motor Drives)

  • 조정수;박성범;이준배;정대웅
    • 전력전자학회:학술대회논문집
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    • 전력전자학회 2011년도 전력전자학술대회
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    • pp.287-289
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    • 2011
  • 본 논문은 인피니언 테크놀로지스의 RC-IGBT (Reverse Conducting Isolated Gate Bipolar Transistor)와 SOI 드라이브 IC(Integrated Circuit)를 사용한 DIL(Dual-In-Line) 구조의 저전력 모듈인 CIPOS TM (Control Integrated POwer System) 제품을 소개한다. 이 전력 모듈은 최적의 게이트 구동회로, 트렌치 필드스톱의 RC-IGBT를 사용하여 기존의 IGBT 와 Diode를 사용하는 구조에서 최소화 된 패키지 크기를 사용하여 높은 효율을 구현할 수 있다. 본 논문을 통하여 인버터의 어플리케이션에 적합하게 설계된 전력모듈에 대한 소개와 그 특징 및 시스템 구성을 위한 고려사항에 대하여 기술하였다.

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반도체 패키지 외관 검사 시스템 개발 (Development of Inspection System for the IC package)

  • 이정섭;권오민;주효남;김준식;류근호
    • 제어로봇시스템학회논문지
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    • 제14권5호
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    • pp.453-461
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    • 2008
  • In this paper, new inspection method is proposed for the surfaces of lead frame and IC's. Optimal optical system and the accurate algorithm for the surface inspection are needed in machine vision area. The proposed optical system is composed of rectangular oblique light illumination and coaxial light illumination for the higher contrast and the results shows the better performances through experiments. The markings of IC surface are inspected using the accurate proposed method using the partitioned correlation coefficient, and the result shows reduction of under kill ratio compared to the previous method.

반도체 패키지의 층간박리 파괴역학인자 해석 및 균열진전경로 예측 (Analyses of Fracture Parameters and Prediction of Crack Propagation Path on Delamination in the LSI Package)

  • 정남용;박철희
    • 한국생산제조학회지
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    • 제18권4호
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    • pp.401-409
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    • 2009
  • This paper presents a method of calculating the stress intensity factor (K) and crack propagation direction (${\theta}_0$) at the crack-tip that is associated with delamination in the large scale integration(LSI) package. To establish a reasonable strength evaluation method and life prediction, it is necessary to assess fracture parameters under various fracture conditions. Therefore, we conducted quantitative stress singularity analysis considering thermal stress simulating the changes of crack length (a), (h) and (v) in delamination using the 2-dimensional elastic boundary element method (BEM), and from these results predicted crack propagation direction and path.

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반도체 패키지의 칩셋과 다른 설계변수와의 연관성 평가 (Estimate on related to Chip Set and the other Various Parameter in Electronic Plastic Package)

  • 권용수
    • 한국산업융합학회 논문집
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    • 제2권2호
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    • pp.131-137
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    • 1999
  • Package crack caused by the soldering process in the surface mounting plastic package is evaluated by applying the energy release rate criterion. The package crack formation depend on various parameters such as chip set, chip size, package thickness, package width, material properties and the moisture content etc. The effects of chip set and the other parameters were estimated during the analysis of package cracks which were located in the edge of the upper interface of the chip and the lower interlace of the die pad. From the results, it could be obtained that the more significant parameters to effect the chip set are chip width.

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자기조직화 지도를 이용한 반도체 패키지 내부결함의 패턴분류 알고리즘 개발 (The Development of Pattern Classification for Inner Defects in Semiconductor packages by Self-Organizing map)

  • 김재열;윤성운;김훈조;김창현;송경석;양동조
    • 한국공작기계학회:학술대회논문집
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    • 한국공작기계학회 2002년도 추계학술대회 논문집
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    • pp.80-84
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    • 2002
  • In this study, researchers developed the est algorithm for artificial defects in the semic packages and performed to it by pattern recogn technology. For this purpose, this algorithm was I that researcher made software with matlab. The so consists of some procedures including ultrasonic acquistion, equalization filtering, self-organizing backpropagation neural network. self-organizing ma backpropagation neural network are belong to metho neural networks. And the pattern recognition tech has applied to classify three kinds of detective pa semiconductor packages. that is, crack, delaminat normal. According to the results, it was found estimative algorithm was provided the recognition r 75.7%( for crack) and 83.4%( for delamination) 87.2 % ( for normal).

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경계요소법을 이용한 반도체 패키지의 응력특이성 해석 (Analyses of Stress Singularities on Bonded Interfaces in the IC Package by Using Boundary Element method)

  • 박철희;정남용
    • 한국공작기계학회논문집
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    • 제16권6호
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    • pp.94-102
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    • 2007
  • Applications of bonded dissimilar materials such as large scale integration (LSI) packages, ceramics/metal and resin/metal bonded joints, are very increasing in various industry fields. It is very important to analyze the thermal stress and stress singularity at interface edge in LSI. In order to investigate stress singularities on the bonded interface edges and delamination of die pad and resin in the IC package. In this paper, stress singularity factors(${\Gamma}_i$) and stress intensity factors($K_i$) considering thermal stress in the IC package were analyzed by using the 2-dimensional elastic boundary element method(BEM).

Micro Etch에 의한 주석도금 표면의 거칠기 분석 (Analysis of Immersion Tin Plating Surface Roughness after Micro Etch)

  • 박보현;오현식;홍석표;한정민;홍상진
    • 한국전기전자재료학회:학술대회논문집
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    • 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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    • pp.148-149
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    • 2007
  • 현재 전자부품 시장은 RoHS 규정으로 인하여 lead free화가 진행되고 있으며 많은 주목을 받고 있다. 본 논문에서는 반도체 패키지 및 부품표면일장에서 사용 되는 무전해 주석 도금과정 중 산 탈지 후 막의 표면 거칠기 정도가 도금 후의 표면 거칠기 정도에 미치는 영향을 평가 한다. 실험의 효율성을 높이기 위해 통계적인 실험계획법을 사용하였으며 실험의 횟수를 줄이고 표면 거칠기 정도는 이미지 프로세싱을 통하여 분석하였으며 통계적인 모델링을 통해 micro etch가 도금 표면의 거칠기에 주는 영향을 분석하였다.

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고속 반도체 패키지 및 PCB 내 공통 모드 잡음 감쇠를 위한 소형화 된 인덕턴스 향상 파형 접지면 기반 차동 신호선 (Inductance-Enhanced Corrugated Ground Planes for Miniaturization and Common Mode Noise Suppression of Differential Line in High-Speed Packages and PCBs)

  • Tae-Soo Park;Myunghoi Kim
    • 한국항행학회논문지
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    • 제28권2호
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    • pp.246-249
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    • 2024
  • In this paper, we present a miniaturized differential line (DL) using inductance-enhanced corrugated ground planes (LCGP) for effective common-mode (CM) noise suppression in high-speed packages and printed circuit boards. The LCGP-DL demonstrates the CM noise suppression in the frequency range from 2.09 GHz to 3.6 GHz. Furthermore, to achieve the same low cutoff frequency, the LCGP-DL accomplishes a remarkable 23.2% reduction in size compared to a reference DL.

플립칩 패키지에서의 일렉트로마이그레이션 현상 (Electro-migration Phenomenon in Flip-chip Packages)

  • 이기주;김근수;가차와키스가누마
    • 마이크로전자및패키징학회지
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    • 제17권4호
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    • pp.11-17
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    • 2010
  • 차세대 패키징 기술을 실현하기 위해서는 극복해야 할 기술적인 과제들이 많이 존재한다. 그 중에서 솔더 접합부의 EM에 의한 고장은 오랜전부터 알려진 과제이지만, 고밀도화, 파인핏치화, 발열문제가 심각해지면서 현실적인 문제로 인식되기 시작했다. 더욱이 솔더가 무연화 되면서 다양해진 구성원소들의 영향에 대한 연구가 시작되었다. 지금까지의 연구결과를 종합해보면 Sn-Pb 공정솔더 보다 무연솔더는 EM에 대한 저항성이 강한 것으로 보여진다. 하지만, 무연솔더 접합부에서 발생하는 EM현상에 대해서는 아직 밝혀지지 않은 부분이 많다. 보이드의 핵 생성 및 성장속도와 전기저항의 급격한 변화와의 관계, Sn 결정립의 방향과 전류밀도에 따른 마이그레이션 속도계수와 수명예측기술, 각종 무연솔더와 시험조건에서의 언더필의 효과 등에 관한 다양한 연구가 필요하다. 또한 무연 플립칩 패키지의 총체적인 신뢰성 확보를 위해, EM과 반도체칩 내부배선의 발열에 기인하는 Thermomigraton, 응력에 기인하는 Stress-migration과의 상관관계에 대한 연구도 요구된다.