• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2004.04a
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• pp.409-412
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• 2004

일반적으로 반도체 생산 라인으로부터 생산되는 제품의 수율은 반도체의 가격에 직접적인 영향을 미치는 인자로 고수율의 제품 생산을 위해서는 반도체 생산라인 내부의 공기를 청정하게 할 필요가 있으며 이를 위해 고성능의 필터들이 사용되고 있다. 이러한 필터의 재료는 초극세 섬유로 작업자의 부주의한 조작에 의해 필터 표면에 핀홀(pinhole)둥이 발생하기 쉽다. 이러한 핀홀은 육안으로 관측이 힘들뿐만 아니라 필터의 여과 성능에도 악영향을 미치는 요소로 필터 생산업체에서는 이의 검출 및 보수에 많은 인력이 투입되고 있다. 본 연구에서는 필터 표면에 발생된 핀홀을 검출할 수 있는 자동 테스트 장치를 제안함과 동시에 제안된 테스트 장치의 효율적 운영을 가능케 하는 최적 운전 파라미터를 퍼지 모델링 기법을 이용하여 튜닝하고자 한다.

• Journal of the Semiconductor & Display Technology
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• v.22 no.1
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• pp.49-53
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• 2023

In this paper, we propose an antirandom pattern-based test method considering power consumption to compensate for the problem that the fault coverage through random test decreases or the test time increases significantly when the DUT circuit structure is complex or large. In the proposed method, a group unit test pattern generation process and rearrangement process are added to improve the problems of long calculation time and high-power consumption, which are disadvantages of the previous antirandom test.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.3 no.3
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• pp.3-7
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• 2010

As the distance between signal lines in memories of high density ICs like SoCs decreases rapidly, failure occurs more frequently and effective memory test techniques are needed. In this paper, a new SRAM structure is proposed to decrease test complexity and test time for embedded DRAMs. In the presented technique, because memory test can be handled as a single port testing and read-write operation is possible at dual port without high complexity, test time can be much reduced.

• Proceedings of the Korea Information Processing Society Conference
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• 2001.04a
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• pp.255-258
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• 2001

테스트 시스템(Test System)은 반도체 제품을 웨이퍼(Wafer) 또는 완성된 제품 상태 하에서 전기적 특성과 성능을 검사하고 그 결과를 산출해내는 검사장치이다. 테스트 시스템은 크게 하드웨어와 소프트웨어로 이루어져 있으며 시스템을 제어하고 사용자 인터페이스 및 각종 자료를 처리하는 소프트웨어는 그 중요성이 한층 더 부각되고 있다. 그러나 국내 고성능의 테스트 시스템을 개발하는 기업들의 하드웨어 개발은 잘 이루어지고 있으나 소프트웨어의 개발은 어려운 실정이다. 본 논문에서는 테스트 시스템에서 사용하고 있는 테스트 프로그램의 문제점을 지적하고, 문제점을 해결할 수 있는 가상기계를 설계한다. 그리고 가상기계를 테스트 관리 프로그램 내에 내장하여 테스트관리 시스템의 소프트웨어를 향상시키고자 한다.

• The Magazine of the IEIE
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• v.22 no.12
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• pp.57-67
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• 1995

• Proceedings of the Korean Information Science Society Conference
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• 2001.04a
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• pp.61-63
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• 2001

테스트 시스템(Test System)은 반도체 제품을 웨이퍼(Wafer) 또는 완정된 제품 상태 하에서 전기적 특성과 성능을 검사하고 그 결과를 산출해내는 검사장치이다. 테스트 시스템은 크게 하드웨어와 소프트웨어로 이루어져 있으며 시스템을 제어하고 사용자 인터페이스 및 각종 자료를 처리하는 소프트웨어는 그 중요성이 한층 더 부각되고 있다. 그러나 국내 고성능의 테스트 시스템을 개발하는 기업들의 하드웨어 개발은 잘 이루어지고 있으나 소프트웨어의 개발은 어려운 실정이다. 본 논문에서는 테스트 시스템에서 사용하고 있는 테스트 프로그램언어와 컴파일러의 문제점을 지적하고, 문제점을 해결할 수 있는 프로그램밍 언어 T를 설계한다. 그리고 그 언어를 컴파일 할 수 있는 번역기를 설계하여 테스트 관리 시스템의 소프트웨어를 향상시키고자 한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.9
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• pp.85-95
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• 2004

As the design complexity increases, it is a major problem that the size of test pattern is large and power consumption is high in scan, especially system-on-a-chip(SoC), with the automatic test equipment(ATE). Because static compaction of test patterns heads to higher power for testing, it is very hard to reduce the test pattern volume for low power testing. This paper proposes an efficient compression/decompression algorithm based on run-length coding for reducing the amount of test data for low power testing that must be stored on a tester and be transferred to SoC. The experimental results show that the new algorithm is very efficient by reducing the memory space for test patterns and the hardware overhead for the decoder.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04c
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• pp.241-243
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• 2003

일반적으로 사용되는 반도체 공정에 대한 진단 기법은 한 공정을 진행하기 전에 테스트 공정을 수행하여 공정의 진행 여부를 결정하고, 한 공정의 진행을 완료한 후에 다시 테스트 공정을 수행하여 공정의 결과를 진단하는 방법이다. 본 논문에서 제안하는 실시간 자동 진단 시스템은 기존 방법의 문제점인 자원의 낭비를 막고, 실시간으로 진단함으로써 시간의 낭비를 막는 진단 시스템을 제안한다. 실시간 자동 진단 시스템은 크게 시스템 초기화 단계, 학습 단계 그리고 예측 단계로 나누어진다. 초기화 단계는 진단할 공정에 대한 사전 입력값을 받아 시스템을 초기화하는 과정으로 공정장비 파라미터별 중요도 자동 설정 과정과 초기화 클러스터링으로 이루어진다. 학습 단계는 실시간으로 저장된 공정장치별 데이터와 계측기로부터 획득된 데이터를 이용하여 최적의 유사 클래스를 결정하는 단계와 결정된 유사 클래스를 이용하여 가중치를 학습하는 단계로 나누어진다. 예측 단계는 공정 진행 중 획득된 실시간 데이터를 학습 단계에서 결정된 파라미터별 가중치를 사용하여 공정에 대한 진단을 한다. 본 시스템에서 사용하는 클러스터링 알고리즘은 DTW(Dynamic Time Warping)를 이용하여 파라미터 데이터에 대한 특징을 추출하고 LBG(Linde, Buzo and Gray) 알고리즘을 사용하여 데이터를 군집화 한다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2007.06a
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• pp.94-98
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• 2007

AC PDP에 사용되는 ITO 전극의 공정시간을 단축시키고 생산성을 향상시키기 위해서 $Nd:YVO_4$ laser(${\lambda}=1064\;nm$)를 사용하여 ITO 전극 패턴을 형성하였다. ITO etchant를 사용하여 ITO 전극 패턴을 형성한 샘플과 비교해서 laser를 사용하여 제작한 샘플은 ITO 라인 가장자리에 shoulder와 물결무늬를 형성했다. Q스위치 $Nd:YVO_4$ laser와 갈바노메트릭 스캐닝 시스템을 사용하여 500 mm/s의 스캔속도와 40 kHz의 펄스 반복 율을 기본조건으로 결정했다. PDP 테스트 샘플을 제작하여 방전 테스트를 진행하였다. 사진식각공정을 이용하여 만든 PDP 샘플과 비교해서 laser를 이용하여 제작한 PDP 샘플의 최소 방전유지전압은 더 높게 측정됐다. 이것은 ITO 라인의 shoulder와 물결무늬의 형성과 관련이 있다고 판단된다. 본 실험을 통해 레이저를 이용한 PDP용 ITO 전극막의 직접 패터닝 가능성을 확인할 수 있었다.

• Journal of the Korean Institute of Telematics and Electronics A
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• v.30A no.1
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• pp.51-63
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• 1993

"Algorithm DA" is proposed to test linked 2-CFs(2-Coupling Faults) with order 2 or 3 which are not perfectly detected in conventional algorithms. "Test 1*", "Test 2*" and "Algorithm RA" are proposed restricted 3-CFS. The time complexity of "Test 1*" is reduced in view of the detection of 3-CFS. "Test 2*" and "Algorithm RA" have not only the reduces time complexity but also the improved fault coverage in comparison with conventional algorithms. And "Algorithm RA" can be applied step by step according to the degree of the fault coverage. If "Algorithm RA" is applied to the memory with parallel test. its time complexity is reduced considerably. It is proved that the MT(March Test) with nonlinear address sequences can not detect perfectly the CFs more complex than linked 2-CFs with order 3.ss sequences can not detect perfectly the CFs more complex than linked 2-CFs with order 3.