액정판넬(LCD) 및 반도체 제조공정에 있어서 정전기 발생으로 인하여 미세한 먼지가 LCD 및 반도체 웨이퍼에 부착되거나, 정전기 방전에 의해 반도체소자 및 LCD 유리기판상의 패헌의 파괴를 야기하여 제품의 수율을 저하시키고 제조원가를 상승시키는 주요한 요인이 된다. 현재 이러한 제조공정에서 정전기를 위한 대책으로 코로나방전에 의한 이온바(Ion Bar) 및 이온브로어(Ion Blower)를 제전설비로 사용하고 있으나, 이 장치는 코로나 방전에 의한 이온을 발생시키고 이온화된 공기를 불어 내기 위하여 팬을 사용하여 공기를 대류 시킨다.(중략)
1. 서론 : 반도체 제조공정중 wafer가공 공정에 사용되는 많은 양의 RO 초순수는 미세한 규소입자를 비롯하여 비교적 낮은 농도의 불순물을 포함하고 있으나, 현재 1차세정후 공정폐수로 전량 희석되어 폐기되고 있다. 반도체 제조공정에서 발생되는 이러한 세정폐수를 적절한 전처리와 분리막 처리를 통하여 유가물질인 Si 입자를 회수하고, 처리수를 재이용함으로써 환경오염의 감소 및 공업용수의 증대를 도모할 수 있다. 본 연구에서는 고분자 분리막을 이용하여 반도체 제조공정중 발생한 세정중의 유가물질인 Si를 회수하고, 용수를 재이용하기 위하여 한외여과용 평막을 제조하여 Si 함유 폐수에 대한 막성능을 평가하였으며, 또한 상용 tubular 및 hallow fiber막의 성능과도 비교하였다.
광학적으로 우수한 특성을 지닌 유리는 온도에 민감한 대표적 점탄성 재료로서 역학적 열적 거동에 대한 충분한 이해와 해석이 평판 영상장치 제조공정에서 불량의 원인을 제거하고 공정 최적화를 하는데 중요하다. 본 연구에서는 평판 영상장치 제조공정에서 발생하는 문제들 중 하나인 열수축 현상(열처리 공정 전후 유리의 치수가 변하는 현상)을 소다라임 유리에 대해서 전산모사 하였으며, 유리의 구성방정식으로 구조이완 모델을 이용하였다.
최근 반도체 및 디스플레이 산업에서 진공, 특히 플라즈마 공정은 중요한 기술로 알려져 있다. 반도체 제조공정은 플라즈마를 이용하여 증착(deposition)공정 및 패터닝을 위한 식각(Dry Etch)공정으로 크게 나뉘고, 디스플레이 공정에서는 Glass위에 형성된 금속오염입자 및 polymer와 같은 불순물을 제거하는 공정으로 식각(Dry Etch)공정을 주로 사용하고 있다. 진공공정장비인 CVD, Etcher는 플라즈마와 활성기체, 고온의 공정온도에 노출 되면서 진공공정장비 부품에 부식이 진행되기 때문에 내플라즈마성이 강한 재료를 코팅하여 사용하고 있다. 하지만 장시간 부식환경에 노출이 되면, 코팅부품에서도 부식이 진행되면서 다량의 오염입자가 발생하여 생산수율 저하에 원인이 되기도 하고, 부품 교체비용이 많이 들기 때문에 산업체에서 많은 어려움을 겪고 있다. 본 연구에서는 산업체에서 코팅부품으로 많이 사용되고 있는 다양한(Al2O3, Y2O3 등) 산화막 및 세라믹코팅 부품의 내플라즈마 특성을 비교 연구하였다.
여러산업 분야에서 요구되는 자동화, 정밀화는 인간이 개입할 수 없는 진공프로세서를 요구하기에 이르렀다. LSI제조 프로세서에서 제조공정의 약 70%를차지하는 wafer의 반송에서 flexibility를 갖고 고속위치 결정이 가능한 로보트가 필요하게 되었으며, 핵융합로의 유지용 로보트가 필요하게 되었으며, 핵융합로의 유지용 로보트 및 우주공간에서 운전되는 로보트등 청정진공형 로보트에 대한 기대가 높아지고 있다. 본 강연에서는 미국 및 일본 등지에서 wafer자동반송장치로 현재 개발되었거나 혹은 개발중인 자동화장치 기술에 관한 주요한 몇가지 점을 소개하였다. 반도체 산업이 수출의 주요산업으로 등장하고 있는 이때 반도체 제조공정의 자동화기술의 확보는 매우 시급한 과제이며 이를 해결하기 위하여 특별기술 개발위원회를 구성하여 산학협동하여 조직적으로 최소한 5개년계획으로 추진할 것을 제의한다.
통상적인 금속분말의 성형은 분말야금 공정으로 이루어지기 때문에 복잡한 형상의 부품을 구현하는 데는 제약이 있다. 하지만, 1970년대 후반 이래 새로운 금속분말의 성형기술로 크게 각광을 받으며 연구되고 있는 금속분말사출성형(Metal Powder Injection Molding, MIM) 기술을 이용하면 다양한 형태의 부품을 성형할 수 있다 최근에는 이러한 MIM 기술을 이용하여 다양한 산업분야에 응용될 수 있는 마이크로 부품을 제조하고자 하는 연구개발이 주목받고 있다./sup 1)/ 현재까지는 마이크로 부품을 제조하는 원천기술이 반도체 공정기술이나 마이크로 기계가공기술에 크게 의존하고 있다./sup 2,3)/ 특히, 경제적 효용성이라는 관점에서 수 마이크로 이하의 극미세 구조물은 반도체 공정기술을 이용하여 성형하는 것이 유리하며, 1㎜의 치수를 갖는 미세 구조물은 마이크로 기계가공기술로 제조하는 것이 적합하다(그림 1). 하지만, 수십 마이크로에서 수백 마이크로의 치수를 갖는 구조물 제조에 있어서 앞선 두 공정기술은 응용 재료의 종류와 복합한 형상의 대량생산에 한계가 있다. 비록 반도체 공정기술에서 박막 증착과 전기화학적 도금기술을 이용한 표면미세가공 기술에 의해 수십 마이크로 이내의 치수를 갖는 미세 구조물을 정밀하게 성형하지만,/sup 4,5,)/ 수백 마이크로 크기의 치수를 반도체공정기술로 구현하기는 곤란하다. 또한, 마이크로 기계가공기술도 높은 가공 정밀도를 유지하며 수백 마이크로 크기의 구조물을 가공할 수 있지만 복잡한 모양의 형태를 대량생산하기에는 적합하지 않다.
반도체 CAD기술과 제조기술의 발전으로 인하여 반도체 집적도가 2001년 2002년 각각 0.35, 0.25마이크론 등으로 급속도로 증가하게 되었으며 이러한 집적토의 향상은 기대치 이상의 시스템 성능 향상을 이룩할 수가 있었다. 그러나 피할 수 없는 제조 공정의 변화와 불완전성으로 인하여 칩 크기에 제한이 따르게 되며 그 이상의 크기에서는 상용화가 불가능할 정도로 수율(Yield)이 현저하게 감소하게 된다. 기존의 대부분 연구가 반도체의 생산 공정의 관점에서 준비되어 활용되는 통계 자료에 근거한 경험의 축적이었다. 그런 연유로, 단지 반도체 생산 부분의 자료에만 치중하다보니 실지 반도체 수율에 가장 큰 영향의 요소인 랜덤 디펙트(random defect) 수율을 고려하지 못하는 치명적인 결점이 있다. 본 연구는 반도체 수율 분석과 수율을 증진시키기 위하여 설계된 도면 중 레이아웃에 해당하는 도면을 입력으로 하여, 반도체 생산 설비 즉 공정의 상태나 변수를 모델링하여 이를 수율 예측을 위한 기분 자료로 사용한다. 즉, 설계 단계에서 수율을 예측함으로써 과거 64M DRAM의 초기 단계에서의 수율과 같은 문제점을 해결할 수 있는 방안을 제시할 뿐 아니라, 비 메모리 칩의 수율을 설계단계에서 제공하는 역할을 한다.
반도체 성능 향상으로 신호를 전달하는 회로의 단위가 마이크로 미터에서 나노미터로 미세화되어 선폭(linewidth)이 점점 좁아지고 있다. 이러한 변화는 검출해야 할 불량의 크기가 작아지고, 정상 공정상태와 비정상 공정상태의 차이도 상대적으로 감소되어, 공정오차 및 공정조건의 허용범위가 축소되었음을 의미한다. 따라서 검출해야 할 이상징후 탐지가 더욱 어렵게 되어, 높은 정밀도와 해상도를 갖는 검사공정이 요구되고 있다. 이러한 이유로, 미세 공정변화를 파악할 수 있는 신규 검사 및 계측 공정이 추가되어 TAT(Turn-around Time)가 증가하게 되었고, 웨이퍼가 가공되어 완제품까지 도달하는데 필요한 공정시간이 증가하여 제조원가 상승의 원인으로 작용한다. 본 논문에서는 웨이퍼의 검계측 데이터가 아닌, 제조공정 과정에서 발생하는 다양한 센서 및 장비 데이터를 기반으로 웨이퍼 제조 결과가 양품인지 그렇지 않으면 불량인지 구별할 수 있는 가상계측 모델을 제안한다. 기계학습의 여러 알고리즘 중에서 다양한 장점을 갖는 XGBoost 알고리즘을 이용하여 예측모델을 구축하였고, 데이터 전처리(data-preprocessing), 주요변수 추출(feature selection), 모델 구축(model design), 모델 평가(model evaluation)의 순서로 연구를 수행하였다. 결과적으로 약 94% 이상의 정확성을 갖는 모형을 구축하는데 성공하였으나 더욱 높은 정확성을 확보하기 위해서는 반도체 공정과 관련된 Domain Knowledge 를 반영한 모델구축과 같은 추가적인 연구가 필요하다.
반도체 제조 공정 중에 CMP(Chemical Mechanical Planarization)는 디바이스의 집적도(degree of integration)에 크게 영향을 미치고 있으므로, 20nm급 이하의 디바이스에서 CMP 공정 안정화는 양질의 소자 특성을 확보하기 위해서는 시급한 문제가 되고 있다. CMP 공정 안정화를 위해서는 여러 가지 해결되어야 할 문제가 있는데, 그 중에서도 W plug 연마 공정 중에 관찰되고 있는 W missing은 전기 배선의 신뢰성에 직접 영향을 주고 있으므로 공정 엔지니어에게는 도전적인 과제이다. 본 연구에서는 W missing 현상을 전기화학적인 입장에서 해석하고 몇 가지 해결책을 제기하고자 한다.
반도체 제조시설의 효율성을 위해 대부분의 현장에서는 물류 자동화 시스템 (AMHS, Automated Material Handling System)을 도입하여 운영하고 있다. OHT(Overhead Hoist Transfer)는 반도체 공정에서 주로 활용되는 Monorail 컨베이어 형태의 자동 반송 시스템의 일종으로 작업물을 들고 제조라인 위에 설치된 레일을 따라 자율적으로 이동하는 방식으로 운영된다. 도체 물류 시스템의 계층적인 구조적 특징과 고가의 재료를 다루고, 외부유출이 어려운 실제 공정 현장, 실험 환경의 시간, 공간적 구축 등의 현실적 특징 때문에 반도체 제조 공정의 자동화 물류시스템에 대한 모델링 및 시뮬레이션을 통한 연구의 필요성이 대두되고 있다. 본 논문에서는 OHT를 효율적으로 제어하기 위해 DEVS(Discrete Event System Specifications) 형식론을 기반으로 OHT 시스템 모델링 및 시뮬레이션 설계 방법을 제안한다. 이를 위해 반도체 제조 시스템의 전반적인 물류 과정에 대해 분석하고, DEVS 형식론에 대해 연구하며, 이를 바탕으로 반도체 물류 시스템을 위한 모델링 및 시뮬레이션을 설계하였으면, 실험을 통해 제안된 모델리 반도체 물류 시스템 시뮬레이션을 수행할 수 있음을 보인다.
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[게시일 2004년 10월 1일]
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