Yield Analysis System in the Very Deep Submicron Design

초고집적 환경에서의 반도체 수율 분석에 관한 연구

반도체 CAD기술과 제조기술의 발전으로 인하여 반도체 집적도가 2001년 2002년 각각 0.35, 0.25마이크론 등으로 급속도로 증가하게 되었으며 이러한 집적토의 향상은 기대치 이상의 시스템 성능 향상을 이룩할 수가 있었다. 그러나 피할 수 없는 제조 공정의 변화와 불완전성으로 인하여 칩 크기에 제한이 따르게 되며 그 이상의 크기에서는 상용화가 불가능할 정도로 수율(Yield)이 현저하게 감소하게 된다. 기존의 대부분 연구가 반도체의 생산 공정의 관점에서 준비되어 활용되는 통계 자료에 근거한 경험의 축적이었다. 그런 연유로, 단지 반도체 생산 부분의 자료에만 치중하다보니 실지 반도체 수율에 가장 큰 영향의 요소인 랜덤 디펙트(random defect) 수율을 고려하지 못하는 치명적인 결점이 있다. 본 연구는 반도체 수율 분석과 수율을 증진시키기 위하여 설계된 도면 중 레이아웃에 해당하는 도면을 입력으로 하여, 반도체 생산 설비 즉 공정의 상태나 변수를 모델링하여 이를 수율 예측을 위한 기분 자료로 사용한다. 즉, 설계 단계에서 수율을 예측함으로써 과거 64M DRAM의 초기 단계에서의 수율과 같은 문제점을 해결할 수 있는 방안을 제시할 뿐 아니라, 비 메모리 칩의 수율을 설계단계에서 제공하는 역할을 한다.