• Journal of Welding and Joining
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• v.25 no.2
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• pp.31-36
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• 2007

도전성 접착제는 많은 잠재적인 우수한 특성으로 응용범위가 점차로 확대되어 가고 그 시장 규모가 증가하는 추세에 있다. 본 논문에서는 전자패키징에서 널리 사용되어 오던 기존의 솔더를 대체하는 재료로서 도전성 접착제의 기술 동향에 대해 살펴보았다. 최근, 기존의 ECAs의 도전메커니즘(도전입자의 기계적/물리적 접촉)에 기인한 문제점을 극복하기 위한 나노입자를 사용한 여러형태의 ECAs와 접속 기술들이 활발히 개발 되고 있다. 앞서 언급한 바와 같이, ECAs가 가지는 낮은 전기도도와 불안정한 전기적 특성을 향상시키기 위한 개선하기 위한 도전입자 및 폴리머 주재의 성능향상을 위한 연구가 활발히 진행되고 있지만 이러한 문제점을 극복할 새로운 재료의 개발 및 공정에 대한 연구가 필요한 것으로 판단된다. 또한, 최근 급속하게 전개되고 있는 전자 패키징 분야의 경박단소화, 고기능화, 다기능화 추세에 따른 미세피치화, 고전력/고주파 대응, 발열 문제 등의 해결할 수 있는 새로운 재료 및 공정에 대한 연구 개발은 가속화 될 것으로 보인다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2013.05a
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• pp.56-56
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• 2013

Sn-Ag 전해도금시 도금욕의 Sn 이온의 농도, Ag 이온의 농도, MSA 함량 및 인가 전류밀도 등의 인자들이 솔더의 조성과 표면형상에 미치는 영향에 관하여 연구하였다. 본 연구를 통하여 20의 미세피치와 15의 범프 높이를 가지는 공정 Sn-Ag 솔더 범프를 형성하였다. 도금된 솔더의 조성은 XRF와 ICP 분석을 통하여 확인하였고 형상은 광학현미경과 SEM을 통해 분석하였다. 또한 void 발생 여부 확인을 위해 FIB장비 및 X-Ray inspection장비를 사용 내부 Void 형상을 분석하였다. 전해 도금시 작용하는 주요 도금인자의 변경을 통해 15ASD에서 양호한 Bump를 구현하였다.

• Journal of Welding and Joining
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• v.24 no.2
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• pp.10-16
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• 2006

본 논문에서는 전자 패키징의 고밀도 실장 프로세스와 관련하여 많은 연구와 개발이 이루어지고 있는 무연 솔더의 양산적용시의 문제점 침 도전성 접착제 및 3차원 패키징 기술과 신뢰성 평가방법 등을 개략적으로 소개하였다. 현재 국제적 규약에 의한 무연 솔더의 사용이 의무화되어 가고, 이에 따라 기존 솔더의 전기적 접속성, 열 도전성, 접합성 등의 특성을 확보하기 위한 새로운 재료 및 공정에 대한 연구 및 개발이 필요한 시점이다. 또한 기존의 접합 방법에서의 고집적화 및 미세 피치의 한계를 넘기 위한 3차원 패키징 기술 등이 시도되고 있다. 따라서 신소재 개발 및 공정 변화에 맞는 새로운 신뢰성 평가 방법의 도출도 필요하다. 아울러 국내 대학 및 관련 연구소에서도 국제 경쟁력을 향상시키고 차세대 첨단 산업 분야의 신기술을 확보하고 이를 선도하기 위한 체계적인 연구 활동이 요구된다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2010.06a
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• pp.177-177
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• 2010

본 연구에서는 반도체용 Si wafer에 마스크 공정 및 slit etching 공정을 적용하여 목표인 30um 이하의 Probe unit을 개발하기 위해 Deep Si Etching(DRIE) 장비를 이용하여 식각 공정에 따른 특성을 평가하였다. 마스크는 Probe block 조립에 적합한 패턴으로 설계 하였으며, slit의 에칭된 지점에 pin이 삽입될 수 있도록 그 폭을 최소한으로 설계하였다. 30um pitch와 20um pitch의 마스크를 각각 설계하여 포토공정에 의해 마스크패턴을 제작하였으며, 식각공정 결과 식각율 5um/min, profile angle $89^{\circ}{\pm}1^{\circ}$로 400um wafer의 양면관통 식각을 확인하였으며, 표면 및 단면 식각특성을 조사하였다.

• Journal of Sensor Science and Technology
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• v.19 no.2
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• pp.130-136
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• 2010

The microbolometer array sensor with fine pitch pixel array has been implemented to the released amorphous silicon layer supported by two contact pads. For the design of focal plane mirror with geometrical flatness, the simple beam test structures were fabricated and characterized. As the beam length decreased, the effect of beam width on the bending was minimized, Mirror deformation of focal plane in a real pixel showed downward curvature by residual stress of a-Si and Ti layer. The mirror tilting was caused by the mis-align effect of contact pad and confirmed by FEA simulation results. The properties of bolometer have been measured as such that the NETD 145 mK, the TCR -2 %/K, and thermal time constant 1.99 ms.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2003.11a
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• pp.122-127
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• 2003

본 논문에서는 새로운 솔더 범프 형성 방법 중의 하나인 Solder droplet jetting에 의한 솔더 범프 형성 공정에 대해 연구하였으며, 이를 위해 솔더 제팅 직후의 안정한 솔더 액적(solder droplets)의 형성을 위한 공정 변수들의 영향에 대해 먼저 알아보았다 이를 위해 제팅 노즐에 가해지는 파형과 용융 솔더의 온도, 질소 가스의 압력 등에 의한 영향을 주로 살펴보았다. 다음으로 리플로를 거쳐 솔더 범프를 형성하였으며, 다양한 크기의 솔더 범프를 간단한 방법으로 형성하였다. 또한 무전해 니켈/솔더 계면 반응과 Bump shear test를 통한 기계적 성질을 고찰하는 한편, 계면 반응 결과는 스크린 프린팅에 의해 형성된 솔더 범프의 결과와 비교함으로써, 저가의 공정으로 미세 피치를 갖는 솔더 범프를 형성할 수 있는 Solder droplet jetting 방법이 기존의 방법에 의해 형성된 솔더 범프의 특성과 유사함을 고찰하였다. 마지막으로 실제 칩에 적용 되는 솔더 범프를 형성하여 플립칩 어셈블리 및 전기적 테스트를 수행하여, Solder droplet jetting이 실제 차세대 플립칩용 솔더 범프 형성 방법으로서 적용될 수 있음을 고찰하였다.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2003.11a
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• pp.169-173
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• 2003

We demonstrated the applicability of dry film photoresist (DFR) in photolithography process for fine pitch solder bumping on the polytetrafluoroethylene (PTFE/Teflon) printed circuit board (PCB). The copper lines were formed with $100\;{\mu}m$ width and $18\;{\mu}m$ thickness on the PTFE test board, and varying the gaps between two copper lines in a range of $100-200\;{\mu}m$. The DFRs of $15\;{\mu}m$ thickness were laminated by hot roll laminator, by varying laminating temperature from $100^{\circ}C\;to\;150^{\circ}C$ and laminating speed. We found the optimum process of DFR lamination on PTFE PCB and accomplished the formation of indium solder bumps. The optimum lamination condition was temperature of $150^{\circ}C$ and speed of about 0.63 cm/s. And the smallest size of indium solder bump was diameter of $50\;{\mu}m$ with pitch of $100\;{\mu}m$.

• Transactions of Materials Processing
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• v.19 no.5
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• pp.320-324
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• 2010

Multi-Layer Ceramic Circuit(MLCC) in the face of thousands of fine pitch multi hole is processed. However, the fine pitch multi hole has a size of only a few micrometers. Therefore, in order to curtail the measurement time and reduce error, the image processing measurement method is required. So, we proposed an image processing measurement algorithm which is required to accurately measure the fine pitch multi hole. The proposed algorithm gets image of the fine pitch multi hole, extracts object from the image by morphological process, and extracts the parameters of its position and feature by edge detecting process. In addition, we have used the sub-pixel algorithm to improve accuracy. As a result, the proposed algorithm shows 97% test-retest measurement reliability within 2 ${\mu}m$. We found that the algorithm was wellsuited for measuring the fine pitch multi hole.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2005.05a
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• pp.79-83
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• 2005

IT 기술, 반도체 산업 등의 급격한 발전에 힘입어 최근의 첨단 전자, 통신제품은 초경량 초소형화와 동시에 고기능 복합화의 발전 추세를 보이고 있다. 이런 추세에 발맞추어 전자제품, 통신제품의 핵심적인 부품인 IC chip도 소형화되고 있다. IC chip 패키징 기술의 하나인 Filp Chip Package는 Module Substrate 위에 Chip Surface를 Bumping 시킴으로서 최단의 접속길이와 저열저항, 저유전율의 특성도 가지면서 초소형에 높은 수율의 저 원가생산성을 갖는 첨단의 패키징 기술이다. 이런 패키징 기술은 수요증가와 더불어 폭발적으로 늘어나고 있으나 까다로운 공정기술에 의해 아직 여러 회사에서 장비가 출시되고 있지 못한 상태이다. 이에 본 연구에서는 최근 수요가 증가하는 LCD Driver IC용 COF 장비를 위한 Flip chip Bonding 장비 및 시스템을 설계, 제작하였다.

• Journal of the Semiconductor & Display Technology
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• v.4 no.2 s.11
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• pp.33-37
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• 2005

Bare-chip packaging becomes more popular along with the miniaturization of IT components. In this paper, we have studied flip-chip process, and developed automated bonding system. Among the several bonding method, NCP bonding is chosen and batch-type equipment is manufactured. The dual optics and vision system aligns the chip with the substrate. The bonding head equipped with temperature and force controllers bonds the chip. The system can be easily modified fer other bonding methods such as ACF.