• 정보처리학회논문지C
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• 제8C권1호
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• pp.32-40
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• 2001

본 논문에서는 기존의 Montgomery 알고리듬을 개선한 고속 모듈러 곱셈 알고리듬을 제안하고, 이를 기본으로 하여 디지털 서명에 적용 가능한 1024비트 RSA 암호 시스템의 설계 및 구현에 관하여 기술한다. 제안된 방법은 부분합 계산시 단지 1번지의 덧셈 연산이 필요하지만, 기존 Montgomery 알고리듬에서는 2번의 덧셈연산이 요구되므로 기존 방법에 비해 계산 속도가 빠르며, 하드웨어 면적도 매우 감소된다. 제안된 RSA 암호 시스템은 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, $Synopsys^{TM}$사의 Design Analyzer를 이용하여 논리합성(Altera 10K lib. 이용)을 수행하였다. 또한, FPGA 구현을 위하여 Altera MAX+PLUS II상에서 타이밍 시뮬레이션을 수행하였다. 실험을 통하여 제안된 방법은 계산 속도가 매우 빠르며, 하드웨어 면적도 매우 감소함을 확인하였다.

• 한국산학기술학회논문지
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• 제10권10호
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• pp.2750-2759
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• 2009

본 논문은 2008년 Bindu 등이 제안한 프로토콜의 취약점을 분석하고, 이를 해결할 수 있는 향상된 프로토콜을 제안한다. 제안한 프로토콜은 안전성면에서 타임 스탬프를 사용하지 않고 랜덤 수를 사용하여 제한된 재전송 공격과 서비스 거부 공격을 방지할 수 있다. 이와 더불어 사용자의 ID 정보를 AES로 암호화하여 전송함으로써 사용자의 익명성을 제공하였다. 또한, 멱승 연산을 제거하고 사용자가 자유롭게 패스워드를 변경할 수 있는 패스워드 변경 단계를 추가하여 프로토콜의 효율성을 높였다. 논문에서는 제안한 프로토콜을 STM 스마트 카드에 직접 구현하고 인증 서버를 설치하여 그 동작이 정확하고 효율적임을 검증하였다.

• 한국지능시스템학회논문지
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• 제15권1호
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• pp.87-91
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• 2005

Fahlman과 Lebiere의 캐스케이드-상관 (CC) 학습 알고리즘은 신경망의 구성 알고리즘에서 가장 널리 사용되는 것 중의 하나이며, 망에서 은닉 뉴런을 캐스케이드 형태로 취함으로서 매우 강력한 비선형을 표현할 수 있다. 비록 이 멱승이 유용할지 몰라도 대체로 문제를 푸는데는 강력한 비선형성이 요구되지 않으며 단점이 될 수도 있다. CC 알고리즘의 캐스케이드 구조 및 출력 뉴런의 가중치 훈련에 대한 변형된 형태인 3개 모델이 제안되고 경험적으로 비교되었다. 실험결과 다음과 같은 결론을 얻었다: (1) 패턴분류에 있어서, 새로 추가되는 은닉 뉴런과 출력층간 연결강도만 훈련시키는 모델이 가장 좋은 예측력을 나타내었다; (2) 함수근사 문제에 있어서는 입력-출력 연결강도를 제거하고 시그모이드-선형 작동함수를 사용하는 모델이 CasCor 알고리즘보다 좋은 결과를 나타내었다.

• 한국전자통신학회논문지
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• 제12권1호
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• pp.189-194
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• 2017

양자논리회로의 가역성은 정보 가역적 및 에너지 가역적 회로라는 두 가지 가역 조건을 만족할 때 실현될 수 있다. 본 논문은 다치 양자논리 회로에서 원래상태로의 정보가역성 회복에 필요한 연산 사이클을 모델링하였다. 모델링을 위해 유니터리 스위치를 산술 멱승 스위치로 사용하는 함수 임베딩 방법을 사용하였다. 양자논리회로에서 수반게이트 쌍이 대칭이면 유니터리 스위치함수가 균형함수 특성을 보임으로써 원래상태의 정보 가역성 회복에 1 사이클 연산이 소요되었다. 반대로 비대칭 구조이면 상수 함수에 의해 2 사이클 연산이 소요되었다. 본 논문은 ternary M-S 게이트로 hybrid MCT 게이트를 실현할 경우의 비대칭 구조에 따른 2 사이클 복원 문제는 비대칭 구조의 수반게이트들을 대칭구조의 수반게이트로 등가 변환하여 해결할 수 있음을 밝혔다.

• 한국전자통신학회논문지
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• 제12권1호
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• pp.101-108
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• 2017

양자게이트 행렬은 치수가 r, 제어상태벡터 수가 n 및 표적상태벡터 수가 1인 경우에 $r^{n+1}{\times}r^{n+1}$ 차원 행렬이므로 n 증가에 따른 행렬 크기는 지수 함수적 증가 특성을 갖는다. 만약 제어상태벡터의 경우 수가 $2^n$이라면 $2^n-1$ 경우는 입력이 출력에 보전되는 단위행렬의 항등연산이고, 오직 한 개의 제어상태벡터 연산만이 표적상태벡터에 대한 유니터리 연산이다. 본 논문은 행렬차원 증가에 결정적 기여를 하는 $2^n-1$개의 단위행렬 연산을 한 동작의 산술멱승 연산으로 대체할 수 있는 새로운 함수 임베딩 방법을 제안한다. 제안한 함수 임베딩 방법은 다치 임계값을 갖는 2진 리터럴 스위치를 사용하므로 범용 하이브리드 MCU 게이트를 $r{\times}r$ 유니터리 행렬로 실현할 수 있다.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1062-1070
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• 2002

본 논문은 가변길이 다중비트 코딩 알고리듬을 제안하고 DCT/IDCT(이산여현변환/역이산여현변환)설계에의 적용 과정을 제시한다 가변길이 다중 비트 코딩은 일반적인 Booth's알고리듬과 같이 중첩에 의한 다중비트 코딩을 가변적인 방법을 사용하여 그 중 2의 멱승이 되는 부분 즉 2k의 SD(Signed Digit)을 생성하는 방법이다. 이렇게 발생된 SD는 곱셈에 있어서 2k의 부분적(Partial Product)을 생성하게 되고 이로 인해 필요한 하드웨어는 단순한 덧셈기와 쉬프트 연산에 필요한 플립플롭만 필요하게 되므로 설계과정에 있어서 칩의 면적과 속도 면에서 효율적인 방법이다. 본 논문에서는 이 알고리듬의 정의 및 증명과정과 실제 알고리듬 적용을 위한 DCT/IDCT의 설계방법을 논의하고 제작한 IDCT의 결과에 대해 논의한다. 설계된 IDCT칩은 병렬 고속 처리를 위한 8개의 PE(Processing Element)와 하나의 전치 메모리를 사용한 방법으로 54MHz에서 400Mpixels/sec의 동작속도를 가지며 HDTV 및 MPEG 디코더에 적용하여 동작을 검증하였다.

• 전기전자학회논문지
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• 제22권3호
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• pp.522-531
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• 2018

FIPS 186-2에 정의된 224-비트 소수체 타원곡선 암호와 2048-비트 키길이의 RSA 암호를 단일 하드웨어로 통합 구현한 공개키 암호 프로세서 EC-RSA를 설계하였다. ECC의 스칼라 곱셈과 RSA의 멱승 연산에 공통으로 사용되는 유한체 연산장치를 32 비트 데이터 패스로 구현하였으며, 이들 연산장치와 내부 메모리를 ECC와 RSA 연산에서 효율적으로 공유함으로써 경량화된 하드웨어로 구현하였다. EC-RSA 프로세서를 FPGA에 구현하여 하드웨어 동작을 검증하였으며, 180-nm CMOS 셀 라이브러리로 합성한 결과 11,779 GEs와 14 kbit의 RAM으로 구현되었고, 최대 동작 주파수는 133 MHz로 평가되었다. ECC의 스칼라 곱셈 연산에 867,746 클록 사이클을 소요되어 34.3 kbps의 처리율을 가지며, RSA의 복호화 연산에 26,149,013 클록 사이클이 소요되어 10.4 kbps의 처리율을 갖는 것으로 평가되었다.

• 한국콘텐츠학회논문지
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• 제10권3호
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• pp.32-43
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• 2010

IPTV(Internet Protocol Television)는 다양한 멀티미디어 콘텐츠를 인터넷을 통하여 TV로 제공하는 방송과 통신이 융합된 기술이다. 방송을 송신하는 측은 멀티캐스트 방식으로 스크램블된 방송콘텐츠를 전송하고, 수신료를 지불한 가입자만이 인증 과정을 거쳐 스크램블된 방송콘텐츠를 디스크램블하여 수신 할 수 있어야 한다. 일반적으로, 가입자 인증은 TV에 연결된 셋톱박스 (STB, Set-Top Box)와 스마트카드 기반으로 이루어지는데, 2004년 Jiang et al.이 관련 프로토콜을 제안하였고, 이 후에 여러 논문에서 보다 효율적인 프로토콜들이 제안되었다. 하지만, 이 프로토콜들은 모두 메모리와 계산 능력에 제한이 있는 스마트카드에 부담을 주는 모듈라 멱승 계산을 하도록 되어 있다. 본 논문에서는 해쉬함수와 exclusive-or 연산만을 이용한 효율적인 셋톱박스와 스마트 카드 간의 인증 및 키 교환 프로토콜을 제안하고, 제안하는 프로토콜이 다양한 공격에 안전함을 보인다.

• 한국콘텐츠학회논문지
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• 제8권5호
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• pp.52-60
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• 2008

위성 통신 분야에서 널리 사용되는 시분할 다중 스위칭 시스템은 많은 저대역폭 가입자들로부터 발생되는 트랙픽을 반복되는 프레임에 타임 슬롯을 할당해야 한다. 본 논문에서는 타임 슬롯 할당을 위한 새로운 방법을 제안한다. 기존의 방법인 네트워크 흐름 모델을 사용하지 않고 새로운 방법인 그래프 채색방법을 사용하여 효율적인 타임 슬롯 할당 알고리즘을 제안하였다. 제안된 알고리즘은 주어진 트래픽의 프레임 길이가 2의 멱승일 경우 트래픽을 정확히 반으로 나누어 할당한다. 분할된 트래픽의 프레임 길이가 1이 될 때까지 이 과정을 계속적으로 반복해 분할한다. 제안된 알고리즘의 시간 복잡도는 프레임의 길이가 L이고 스위치 크기가 N인 경우에는 기존의 네트워크 흐름 모델을 사용한 최적의 타임 슬롯 할당 알고리즘의 시간 복잡도는 $O(N^{4.5})$ 인데 반해 $O(NLlog_2L)$이다.

• 한국통신학회논문지
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• 제28권1C호
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• pp.72-80
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• 2003

본 논문은 멀티패스 페이딩이 존재하는 CDMA 채널에서 새로운 빔형성 알고리즘을 통해 적응 배열 안테나의 성능을 향상시키기 위한 최적의 웨이트 벡터를 구하는 방법을 제시하였다. 제안한 빔형성 알고리즘은 멱승법을 근간으로 하며, 전체 계산량이 O(4N)밖에 되지 않는 선형화 된 멱승법(power method) 알고리즘이다. 여기서 N은 안테나 수를 의미한다. 제안된 알고리즘의 성능은 IS-2000 1X CDMA 환경에서 심볼 에러율(symbol error rate), 사용 가능자수(allowable capacity), 수렴도(convergence) 등에 대한 분석을 통해 확인하였다. 성능분석 결과 적응 배열 안테나 시스템은 기지국 셀 내에서 기존 안테나 시스템에 비해 6-10배정도 사용 가능자수가 증가하였다. 또한, 제안 알고리즘은 심볼 에러율, 수렴도, 계산량의 모든 경우에서 기존 알고리즘에 비해 우수한 성능을 보임을 확인하였다.