• 한국멀티미디어학회논문지
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• 제13권7호
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• pp.1076-1087
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• 2010

특정 응응 분야를 위해 개발된 임베디드 프로세서의 진화 및 새로운 출현과 더불어 이를 지원할 수 있는 소프트웨어 개발 환경에 관한 연구와 상용화 시도가 활성화되고 있다. 재목적성(retargetability)은 프로세서나 메모리에 대한 아키텍처 정보를 아키텍처 기술 언어(ADL)로 기술하여 컴파일러, 시뮬레이터, 어셈블러, 프로파일러, 디버거 등과 같은 소프트웨어 개발 도구를 생성하는데 이용된다. EXPRESSION ADL은 아키텍처 모델링, 소프트웨어 개발 도구 생성, 빠른 프로토타입핑, 아키텍처에 대한 설계 탐색과 SoC에 대한 기능적인 검증을 위해 개발된 ADL로서 프로세서 코어, 코프로세서, 메모리 등으로 구성된 소프트웨어적인 아키텍처를 구조와 동작 정보를 혼합하여 자연스럽게 모델링하였다. 이 논문에서는 EXPRESSION ADL을 기반으로 ADL의 작성 편리성, 확장성을 높이기 위해 클래스 기반 ADL을 설계하고 문법의 타당성을 검증하였다. 이를 위해, 6개의 핵심 클래스를 정의하고 MIPS R4000에 대한 ADL을 표현으로부터 EXPRESSION과 동일한 컴파일러, 시뮬레이터를 생성하였다.

• 한국컴퓨터정보학회논문지
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• 제11권3호
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• pp.141-149
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• 2006

본 논문에서는 회로 설계 소프트웨어에서 사용되는 primal-dual 최적화 문제의 해를 구하기 위해 필요한 삼중 행렬 곱셈 연산 ($P=AHA^{t}$)의 성능 개선에 관하여 연구하였다. 이를 위하여 삼중 행렬 곱셈 연산의 속도를 개선하기 위하여 기존의 2단계 연산 방법을 대신하여 1단계 연산 방법을 제안하고 성능을 분석하였다. 제안된 방법은 희소 행렬 H의 블록 대각 구조의 특성을 이용하여 부동 소숫점 연산량을 감소시킴으로써 성능 개선을 이루었으며 더불어 메모리 사용량도 기존 방법에 비하여 50% 이하로 감소하였다. 그 결과 Intel Itanium II 플랫폼에서 기존 2단계 연산 방법과 비교하여 속도 면에서 주어진 실험 데이터 집합에 대하여 평균 2.04 의 speedup을 얻었다. 또한 본 논문에서는 플랫폼의 메모리 지연량과 예측된 캐쉬 미스율을 이용한 성능 모델링을 통하여 이와 같은 성능 개선 수치의 가능 범위를 보이고 실측된 성능개선을 평가하였다. 이와 같은 연구는 희소 행렬의 성능 개선 연구를 기본 연산이 아닌 복합 연산에 적용하는 연구로써 큰 의미가 있다.

• 지구물리와물리탐사
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• 제22권2호
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• pp.56-61
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• 2019

셀 기반 유한 차분법을 사용하여 P파 속도와 밀도 변화를 고려한 3차원 시간 영역 음향 파동 전파 모델링에서 성능을 향상시킬 수 있는 방법을 살펴보았다. 일반적인 유한 차분법에서는 격자점에 탄성파 속도 또는 밀도와 같은 물성을 할당하고 계산하지만 셀 기반 유한 차분법에서는 이러한 물성을 격자점 사이의 셀에 할당한다. 격자점에서의 차분식 계산을 위해서는 주변 셀의 물성 평균값을 이용하는데 이로 인해 일반적인 유한 차분법에 비해 계산량이 증가하게 된다. 이 연구에서는 이러한 계산량 문제를 개선하기 위해 메모리를 추가로 사용하여 모델링 시간을 30 % 이상 줄일 수 있었다. 또한 밀도가 제한적으로 변화하는 매질에서 셀 기반 유한 차분법과 일반 유한 차분법을 함께 사용하여 모델링 성능을 추가로 향상시킬 수 있었다.

• 대한전자공학회논문지SD
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• 제39권4호
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• pp.26-34
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• 2002

본 논문에서는 반도체 공정 중, 토포그래피 시뮬레이션을 수행함에 있어서, 기존의 셀 모델을 수정하여, 소요되는 메모리의 양을 최소화하는 셀 전진 모델을 개발하였다. 셀 전진 모델은, 전체 시뮬레이션 영역은 물질 정보만으로 나타내지며, 표면의 셀들만으로 리스트가 구성되고, 리스트에 표면 진화 계산에 필요한 정보가 저장된다. 개발된 시뮬레이터는 해석적 모델과 몬테카를로 모델을 이용하여 식각 공정에 있어서 입사이온 분포가 계산되며, 단위 공정 뿐만 아니라 공정 순서도에 따라 적층 캐패시터 또는 디램 셀(DRAM cell) 제조 공정과 같은 통합 공정을 수행한다. 개발된 시뮬레이터를 이용하여 디램 셀 제조 공정 시뮬레이션을 수행하였을 경우에, 소요된 셀은 5,440,500(130×155×270)개였고, 메모리 양은 22MB에 불과하였다.

• ETRI Journal
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• 제11권4호
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• pp.105-118
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• 1989

HARP(High performance Architecture for RISC type Processor)는 고유의 명령어 세트, 데이터 타입, 메모리 입출력, 예외 처리 기능을갖는 32비트 VLSI 프로세서 구조이다. 마이크로 아키텍츄어는 설계된 구조를 기대할 수 있는최고 성능을 갖도록 구조(architecture)와 구현(implementation) 사이의 최적 모델링을 통해 정의되는 구조체로서 구조의 개념 설계를 구현의 실물 설계로 변환 시켜주는 조율(tuning)모델이다. HARP의 고유한 명령어 세트를 비롯한 구조적 기능들을 최적 구현 하기위해 32비트 크기의 명령어 입력 유니트(Instruction Fetch Unit), 데이터 입출력 유니트(Data I/O Unit), 명령어/데이터 처리유니트(Instruction/Data Processing Unit), 예외 상황 처리 유니트(Exception Processing Unit)등 4개 유니트가 설계되었으며 이들 4개 유니트의 동작을 최대 속도로 유지시키기 위해 각급 주요 설계 변수들이 시뮬레이션을 통해 최적화 되었다. 유효 채널길이 $0.7\mum$급 3층 메탈 배선의 HCMOS(High performance CMOS)공정 기술을 구현 기준 기술로 사용하여 50MHz외 동작 주파수에서 최대50 MIPS(Million Instructions Per Second)의 성능을 갖도록 3단계 파이프라인이 설계되었다. 단일 위상의 50MHz클럭 입력과 동기화된 명령어/데이터 입출력을 위해 액세스 타임 20nsec이내의 고속 메모리 입출력 구조가 시뮬레이션되었으며 설계된 마이크로 아키텍츄어를 이용하여 HARP구조의 기대된 최대 성능을 검증하였다.

• 한국통신학회논문지
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• 제18권2호
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• pp.288-299
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• 1993

본 논문은 단일 버스를 사용한 밀결합 다중프로세서 시스템에서 데이타 전송량을 극대화하기 위해 파이프라인 전송 기능을 가지는 버스 프로토콜를 제안한다. 이 버스는 어드레스와 데이타의 전송을 위해 독립적인 전송 통로와 블록 전송기능을 두고, 최애 264 Mbytes/sec 데이타의 전송 능력을 가진다. 이버스를 기반으로 각각의 프로세서 보드의 내부에 캐쉬를 포함한 다중프로세서 시스템을 모델링하고, 시뮬레이션를 통해 캐쉬의 메모리의 참조율 변화에 따른 버스의 성능 및 시스템의 성능을 평가한다. 본 버스를 이용할 경우 10개 까지의 프로세서 보드가 버스에 장착되어도 버스가 포화되지 않고, 4개 까지의 메모리의 인디리빙에 대하여 성능이 선형적으로 증가함을 알 수 있다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.18-26
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 정보과학회 논문지
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• 제42권3호
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• pp.379-389
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• 2015

Phase Change Memory (PCM 또는 PRAM), Magneto Resistive RAM (MRAM)과 같은 차세대 비휘발성 메모리가 등장하면서, Dynamic Random-Access Memory (DRAM)을 PRAM으로 대체하는 연구가 활발히 진행되고 있다. 본 논문에서는 PRAM을 메인 메모리로 사용하는 시스템에서 지금까지 널리 사용되고 있는 기존의 조인 알고리즘(블록 네스티드 조인, 소트-머지 조인, 그레이스 해시 조인, 하이브리드 해시 조인)들을 사용했을 때 발생하는 내구성과 성능 문제를 비교, 분석한다. 본 연구의 실험결과에 의하면 기존의 조인 알고리즘들을 PRAM에 맞게 재설계해야 하는 필요성이 제기되었다. 특히, 본 연구는 조인 알고리즘들을 PRAM에 적용했을 때 발생하는 이슈들을 과학적으로 규명한 첫 시도이다. 그리고 기존의 조인 알고리즘들을 PRAM에 적용했을 때 발생하는 내구성과 성능을 비교하기 위한 PRAM 기반의 시스템을 모델링하고 시뮬레이터를 구현한 것에 연구의 의의를 둘 수 있다.

• 전자공학회논문지CI
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• 제44권6호
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• pp.30-35
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• 2007

H.264/AVC 표준은 복호된 영상의 블록간 경계면에서 발생하는 왜곡 및 불연속성을 보정하기 위하여 디블록킹 필터를 사용하여 더 나은 품질을 제공하였다. 하지만 이 과정에서 수많은 메모리 참조연산이 불가피하였으며, 이로 인해 전체 복호기의 처리 시간을 지연시키는 결과를 초래하였다. 본 논문에서는 이러한 디블록킹 필터의 처리 속도를 높이기 위한 자료 재사용 알고리즘을 제안한다. 자료 재사용을 위하여, 새로운 필터링 순서를 제안하여 메모리 참조를 감소시키고 디블록킹 필터의 처리 속도를 높인다. 제안된 알고리즘을 모델링하여 ARM ADS1.2에서 컴파일하고 ARM966E-S프로세서 시스템을 Armulator를 이용하여 시뮬레이션 하였다. 실험 결과, H.264/AVC 표준보다 매크로블록 당 실행 사이클, 메모리 참조 사이클에서 각각 58.45%, 57.93%의 성능 향상을 보였다.

• 정보처리학회논문지A
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• 제8A권3호
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• pp.269-278
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• 2001

자동배선 시스템의 배선영역 모델링 방법은 그리드와 논 그리드 방식을 사용하고 있다. 그리드 방식은 PCB상에 전기적, 물리적 요소들이 적다 할지라도 보드와 그리드의 크기에 제약을 받기 때문에 자동배선 속도를 감소시키는 단점을 가지고 있다. 따라서 메모리 용량을 증가 시키게 된다. 논 그리드 방식(Shape based type)은 영역처리 방식을 사용하며, 배선영역에서 그리드 방식보다 44.2% 메모리 감소효과가 있다. 따라서 Via 수는 55.5%의 감소 효곽가 있으며, 총 배선 시간도 기존 PCB시스템보다 83.3% 향상되었다. 본 논문에서는 단일 원점에서 여러 목적지에 가장 빠르게 도달 할 수 있고 최단 경로 문제를 해결하는 auction 알고리즘을 적용한 Shape based 방식에 의하여 메모리 낭비 없이 빠른 속도로 자동 배선할 수 있는 PCB 자동 배선 시스템을 개발하였다. 또한 본 시스템은 IBM Pentium 컴퓨터 Windows 환경에서 Visual C++언어로 개발하였으며 다른 PC 와도 호환성을 가질수 있도록 개발 하였다.