• 전자공학회논문지
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• 제51권2호
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• pp.38-45
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• 2014

본 논문에서는 메모리 컴파일러를 정확하고 빠르게 특성화할 수 있도록 기준 메모리를 기반으로 특성화하는 방법을 제안하였다. 제안한 특성화 방법은 메모리 컴파일러의 정확도를 유지하면서 특성화 시간을 최소화하기 위해 메모리 컴파일러의 타이밍 경향을 분석하고 분석 결과를 토대로 기준 메모리를 선정하고, 메모리간의 경향성을 대변할 수 있도록 모델링하였다. 본 논문에서 제안한 방법론을 검증하기 위하여 130nm에서 개발된 메모리 컴파일러를 제안한 방법을 이용하여 110nm 메모리 컴파일러를 특성화하였다. 이를 통해 생성한 메모리들의 특성과 SPICE를 사용하여 특성화한 결과를 비교하여 메모리 타이밍의 평균 오차율은 ${\pm}0.1%$ 이내였으며 실제 110nm 공정을 사용하여 제작된 메모리 BIST(Built-In Self Test) 테스트 칩으로 기능 검사한 결과, 수율(Yield)이 98.8% 임을 확인하였다. 또한, 180nm 공정을 사용하여 비교한 결과, 수율이 98.3%로 그 유용성을 확인할 수 있었다.

• 한국정보처리학회논문지
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• 제7권10호
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• pp.3049-3054
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• 2000

본 논문에서는 분산공유메모리 다중프로세서 시스템에서 하드웨어 구성요소와 실행환경이 시스템의 전체 성능에 미치는 영향을 시뮬레이션을 통하여 분석한다. PARSEC[1,2]을 이용하여 분산공유메모리 다중프로세서 시스템을 실제 실행환경에 근접하게 모델링하고 그 모델링된 시스템상에 2D FFT를 가상 실행하는 방식의 시뮬레이션 결과, 일반적으로 성능분석을 할 때 성능요소로 고려하지 않느 군소 하드웨어 요소들이 시스템 구성에 따라 시스템의 전체 성능에 상당한 영향을 미침을 밝힌다. 또한 반복순환 구문의 오버헤드, 코드최적화 등 실행조건에 따른 성능의 변화도 정량적으로 분석한다.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제23권3호
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• pp.165-170
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• 2017

GPGPU의 높은 연산 처리 능력을 활용하여 길고 복잡한 계산을 하려는 시도가 많이 있다. GPGPU 프로그램의 특성상 host와 device 사이에 메모리 복사가 필요하다. 해당 메모리 복사 latency가 길 경우 프로그램의 성능에 많은 영향을 준다. 그래서 GPGPU를 활용한 프로그래밍은 최적화에 따른 성능 차이가 크다. 여러 개의 GPGPU 프로그램을 동시에 실행시키면 메모리 복사와 GPGPU 컴퓨팅이 중첩이 되어 메모리 복사 latency hiding 효과를 기대할 수 있다. 이 논문에서는 메모리 복사 latency hiding을 분석한다. 또 메모리 복사의 성능을 높이기 위해 pinned memory를 사용했을 경우의 제약 조건에 따른 성능 예측 모델링 및 알고리즘을 제안하고 이를 바탕으로 실행할 워크로드를 선택하면 41%의 성능 향상을 보인다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2003년도 추계학술발표대회(하)
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• pp.994-997
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• 2003

행렬 연산은 계산 과학을 사용하는 공학 물리, 화학, 생명 과학, 경제학 등에서 다양하게 사용되고 있으며 이 행렬은 크기가 크고 대부분의 원소가 0 값을 갖는 희소 행렬일 경우가 많다. 본 논문에서는 희소 행렬의 연산 중, 회로 설계 시 최적화 과정에 사용되는 연산에서 문제가 되는 희소 행렬 A 와 블록 대각 행렬 H에 대하여 AH$A^{T}$ 의 연산을 효율적으로 행하는 방법들을 검토하고 메모리 접근 횟수를 모델링하여 수행 속도와 메모리 사용량 면에서 비교한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 가을 학술발표논문집 Vol.29 No.2 (2)
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• pp.61-63
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• 2002

복잡한 하드웨어 및 소프트웨어를 설계함에 있어 그 안정성에 대한 보장이 매우 중요하다. 이를 위해 정형 검증이나 테스팅과 같은 많은 기법을 활용하고 있다. 그러나 안정성 검증을 위해 시스템을 모델링하고 데스트 케이스를 만드는 과정에서 상태 폭발에 따른 메모리의 한계에 부딪히게 된다. 본 논문에서는 이러한 문제를 해결하고, 메모리를 효율적으로 이용할 수 있는 탐색방법을 이용한 데스트 케이스 생성 알고리즘을 제안한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.189-192
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• 2005

본 논문에서는 병렬 데이터베이스 아키텍처로 널리 사용되고 있는 공유 데이터베이스 시스템에 대하여 각 구성요소에 대한 고장을 고려한 신뢰도 모델을 모델링 한다. 각 구성요소인 데이터베이스, 메모리, 프로세서, 버스는 개별적으로 고장이 날 수 있으며, 복구 모델을 이용하여 복구 될 수 있다. 시스템이 동작하는 한 복구가 가능하며, 데이터베이스가 고장 나거나, 시스템 구성요소인 프로세서, 메모리, 버스가 하나라도 고장 나면 전체 시스템이 다운되는 것으로 가정한다. 이러한 고장 및 복구조건을 고려한 시스템의 신뢰도 분석을 페트리 네트의 확장 모델이며 모델링 기능이 풍부한 마르코프 reward 모델을 이용하여 수행한다. Stochastic Reward Net(SRN)이 갖고 있는 variable cardinality, enabling 함수, 시간천이 우선순위 등의 기능을 이용하여 신뢰도 모델을 개발한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 춘계합동학술대회 논문집
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• pp.92-97
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• 2002

자성체의 물성적인 성질에 바탕을 둔 Preisach 모델링은 히스테리시스 현상을 수치모사 하기 위한 방법으로 뛰어난 결과를 보여왔다. 하지만 Preisach 모델링은 그 계산과정에서 수렴의 어려움이 존재해 결과 값을 계산하지 못하는 경우가 발생하는 문제를 발생시켜왔었다. 본 논문에서는 Preisach 모델링을 프로그램하는데 있어서 기존에 발생했던 수렴의 문제점과 그 문제점을 해결하기 위한 보다 낳은 프로그램 기법들을 제시하였다. 이 방법은 기존 모델링 기법과 유사한 메모리를 사용하면서 수렴에 있어 향상된 결과를 얻을 수 있었다. 또한 Preisach 모델러를 개발하는 과정에 발생하는 Tracing 모델들을 도식화하여 Preisach 모델링에 대한 이해를 돕고자 하였다.

• 대한전자공학회논문지SD
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• 제48권7호
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• pp.1-9
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• 2011

멤리스터(Memristor)는 메모리 레지스터의 합성어로 흐른 전하량에 따라 저항이 스스로 변하고 전원이 끊긴 상태에서도 저항 상태가 기억되는 특수한 메모리 소자이다. 본 논문에서는 차세대 메모리소자로 주목받고 있는 멤리스터를 모델링하고 SPICE 시뮬레이션을 위한 behavior모델을 제시한다. 그리고 제안된 모델을 바탕으로 멤리스터 기반의 M_CAM(Memristor MOS content addressable memory)을 설계하였다. 제안된 M_CAM은 기존의 CAM에 비해서 단위 셀 면적과 평균 전력소모가 각각 40%, 96% 감소하였다. 칩은 0.13${\mu}m$ CMOS 공정에서 공급전압이 1.2V를 갖도록 설계되었다.

• 한국통신학회논문지
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• 제37B권11호
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• pp.1041-1049
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• 2012

공유메모리 멀티프로세서 시스템에서, lock을 사용하는 전통적인 동기화 방식의 문제점들을 극복하기 위하여 트랜잭셔널 메모리(transactional memory)가 제안되었고, 고성능 트랜잭셔널 메모리를 실용화하기 위한 다양한 구현 방법들이 계속해서 연구되고 있다. 하지만 이러한 연구들은 트랜잭셔널 메모리의 실용화 및 수행 속도 개선에 주력하고 있으며, 충돌 관리 정책(conflict management policy)에 따른 트랜잭셔널 메모리의 시스템 오버헤드를 분석하는 연구는 부족한 실정이다. 이에 본 논문은 트랜잭셔널 메모리의 한 종류인 하드웨어 트랜잭셔널 메모리를 충돌 관리 정책에 따라 네 가지로 분류하고, 모델링과 시뮬레이션을 통해 이 네 가지의 성능과 시스템 버스 트래픽을 비교 분석한다. 그리고 이러한 비교 분석 결과를 바탕으로 시스템 성능에 가장 크게 기여 할 수 있는 효율적인 충돌 관리 정책을 제시한다.

• 한국통신학회논문지
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• 제24권6B호
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• pp.1183-1190
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• 1999

본 논문에서는 MPEG-2 비디오 인코더를 ASIC 칩으로 구현할 때, 움직임추정기와 함께 대량의 하드웨어 영역을 차지하는 프레임메모리 인터페이스를 개선한 효율적인 구조를 제시한다. 이를 위해 비디오 인코더와 듀얼 뱅크를 가지는 외부 SDRAM 사이의 인터페이스를 효율적으로 처리할 수 있도록 메모리 맵을 구성하고 메모리 액세스 타이밍을 최적화하여 내부 메모리 크기와 인터페이스 로직을 줄였다. 본 설계에는 0.5 m, CMOS, TLM(Triple Layer Metal) 표준 셀 라이브러리가 사용되었으며, 하드웨어 설계 및 검증을 위해서 VHDL 시뮬레이터와 로직 합성툴이 사용되었고, 기능 검증을 위한 테스트 벡터 생성을 위해서, C 언어로 모델링한 하드웨어 에뮬레이터가 사용되었다. 개선된 프레임 메모리 인터페이스의 구조는 기존의 구조[2-3]에 비해 58% 정도의 면적이 감소했으며, 전체 비디오 인코더에 대해서는 24.3% 정도의 하드웨어 면적이 감소되어, 프레임메모리 인터페이스가 비디오 인코더 전체의 하드웨어 면적에 대단히 심각한 영향을 미친다는 것을 결과로 제시한다.