• 대한전자공학회논문지SD
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• 제41권8호
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• pp.75-84
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• 2004

본 논문에서는 Motion JPEG2000 등의 이산 웨이블릿 기반의 고속 영상처리를 위해서 리프팅 방식의 효율적인 H/W 구조를 제안하였다. 리프팅 내부연산의 반복성을 이용하여 알고리즘 레벨에서 구조적인 사상을 적용하고 데이터 스케줄링을 이용하여 최적화되고 간략화된 리프팅 기반의 필터링 셀의 구조를 제안한다. 이를 바탕으로 (9,7) 및 (5,3) 필터를 모두 수용할 수 있는 리프팅 커널의 구조를 구현하였다. 제안된 리프팅 커널은 일정 대기지연 시간 후에 연속적으로 데이터를 출력할 수 있는 간략화된 구조를 갖고 있다. 시간적인 순서로 입력되는 데이터에 대해서 일정한 출력을 발생할 수 있기 때문에 단순히 H/W를 추가하면 병렬적인 동작을 통해서 높은 출력율을 간단히 얻을 수 있다. 본 논문에서 제안된 리프팅 커널은 ASIC 및 FPGA 환경으로 모두 구현하였는데, ASIC으로는 삼성전자의 0.35㎛ CMOS 라이브러리를 이용하여 구현하였고 FPGA은 Altera사의 APEX을 타겟으로 하였다. ASIC의 경우 리프팅 연산을 위해 41,592개의 게이트 수와 라인 버퍼링을 위한 128Kbit의 메모리를 사용하였으며, FPGA의 경우 6,520개의 LE(Logic Element)와 128개의 ESB(Embedded System Block)을 사용하였다. 각각의 경우에 대해서 125MHz와 52MHz의 속도에서 안정적으로 동작할 수 있었다.

• 한국산학기술학회논문지
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• 제16권6호
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• pp.3680-3684
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• 2015

조선소에서 데크 크레인은 지상에 설치된 타워 크레인이나 해상 크레인을 사용하여 리프팅 설치 방법에 의해 선박에 탑재된다. 데크 크레인의 두 점 리프팅 설치 작업 시에는 임시 고정 지그 등을 사용하는데, 안전한 리프팅 작업을 위해서는 고정 지그의 형상 및 설치 위치를 고려한 리프팅 안전성 평가가 선행되어야 한다. 본 연구에서는 데크 크레인 및 고정 지그에 해당하는 유한요소해석 모델을 각각 생성하고, 리프팅 반력 및 경계 조건을 적용한 구조 해석을 수행하여 리프팅 설치 작업에 대한 안전성을 평가하였다. 본 연구에서 제시한 안전성 평가 방법은 다양한 데크 크레인의 리프팅 설치 작업 시에 보다 안전한 리프팅 작업 가이드를 제공할 수 있는 해석적 툴로 활용될 수 있다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.97-104
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• 2004

본 논문은 JPEG2000의 손실 압축 또는 무손실 압축에 사용되어지는 9-7/5-3 리프팅 DWT필터에 대한 효율적인 VLSI 구조를 제안한다. 제안된 구조는 리프팅 DWT 연산을 위해 내부 라인 메모리만을 사용하며, 내부 처리 유닛은 1개의 곱셈기와 1개의 덧셈기의 임계경로를 갖는다. 특히 본 논문에서는 처리유닛의 수를 감소하기 위해 1레벨의 열방향을 담당하는 필터로 하여금 2레벨 이상의 행방향과 열방향 연산 모두를 처리하도록 하였다. 결과적으로 제안된 구조는 기존의 구조에 비해 작은 하드웨어 크기를 갖는다. 제안된 리프팅 DWT구조는 RTL 수준에서 VHDL로 모델링되었으며, 기능 검증 후 Altera APEX 20K FPGA로 구현되었다.

• 한국멀티미디어학회논문지
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• 제13권7호
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• pp.943-949
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• 2010

본 논문은 하드웨어 곱셈 연산을 최적화하여 리프팅 기반의 9/7 웨이블릿 필터의 개선된 VLSI의 구조를 제안한다. 제안한 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기반의 웨이블릿 필터와 비교하여 화질의 열화 없이 보다 적은 로직과 전력소모를 갖는다. 본 논문은 Pattern search 기반의 Lefevre 알고리즘을 이용하여 하드웨어 구조를 개선한다. 제안한 구조는 범용의 곱셈기를 단순한 shift-add 연산으로 대체하여 하드웨어 구현을 단순하게 하고 계산 속도를 빠르게 한다. 제안한 구조와 기존의 구조를 Verilog HDL을 이용하여 구현하고 비교 실험하였다. 두 구조는 0.18um 디지털 CMOS 공정의 스탠다드 셀을 이용하여 합성된다. 제안한 구조는 200MHz의 합성 타겟 클록 주파수에서 기존의 구조에 비해 면적, 전력소모와 최대 지연시간이 각각 약 51%, 43%와 30%로 감소하였다. 구현 결과를 통해 제안한 구조가 범용의 곱셈기 블록을 사용한 기존의 구조보다 스탠다드 셀을 이용한 ASIC 구현에 보다 적합하다는 것을 보여준다.

• 한국멀티미디어학회논문지
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• 제15권1호
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• pp.81-86
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• 2012

본 논문은 하드웨어 곱셈 연산을 최적화 한 리프팅 기반의 9/7 웨이블릿 필터의 VLSI 구조를 제안한다. 제안하는 구조는 범용 곱셈기를 사용하는 기존의 리프팅 기법과 달리 웨이블릿 계수에 패턴 탐색 기법의 Lef$\grave{e}$vre 알고리즘을 적용하였으며, MCM(Multiple constant multiplication)과 폴딩 방식을 9/7 DWT 필터에 적용하여 효율적으로 하드웨어 설계가 이루어 질수 있도록 제안하였다. 이러한 구조는 하드웨어 자원을 100% 활용하는 이점을 지니며, 이전의 성능에 비해 화질 열화 없이 단순한 하드웨어 구조, 속도, 면적, 전력소모 측면에서 효율적이다. 비교 실험을 위해 Verilog HDL을 통해 구현하였으며, $0.18{\mu}m$ CMOS 공정의 스탠다드 셀을 이용하여 합성하였다. 제안한 구조를 기존의 구조와 200MHz의 합성 타겟 클럭 주파수에서 비교하였을 때 면적, 전력소모 측면에서 60.1%, 44.1% 감소하였으며, 이를 통해 이전의 리프팅 기법에 비해 하드웨어 구현에 보다 최적화된 구조임을 보여준다.

• 한국통신학회논문지
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• 제30권5C호
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• pp.344-354
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• 2005

본 논문에서는 JPEG2000을 위한 새로운 리프팅 구조를 제안하고 ASIC으로 구현하였다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅을 재구성하였다. 먼저, 리프팅 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 리프팅 커널을 구성하고, 이를 이용하여 Motion JPEG2000을 위한 리프팅 프로세서를 구현하였다. 구현한 리프팅 커널은 최대 $1024{\times}1024$ 크기의 타일(Tile)을 수용할 수 있고, (9,7)필터를 이용한 손실압축과 (5,3)필터를 이용한 무손실압축을 모두 지원한다. 또한 입력 데이터율과 동일한 출력율을 가지고, 일정 대기지연 시간이후 4가지 부대역(LL, LH, HL, HH)의 웨이블릿 계수들을 연속적으로 동시에 출력할 수 있다. 구현한 리프팅 프로세서는 SAMSUNG의 $0.35{\mu}m$ CMOS 라이브러리를 이용하여 ASIC 과정을 거쳤다. 약 9만개의 게이트를 사용하고, 곱셈기로 사용된 매크로 셀에 따라 차이는 있지만 약 150MHz 이상의 속도에서 안정적으로 동작이 가능하였다. 최종적으로 기존의 연구 및 상용 IP와의 비교에서도 종합적으로 우수한 성능을 보이는 것을 확인할 수 있었다.

• 한국통신학회논문지
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• 제30권7C호
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• pp.647-657
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• 2005

본 논문에서는 JPEG2000을 위한 새로운 리프팅 구조를 제안하고 ASIC으로 구현하였다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅을 재구성하였다. 먼저, 리프팅 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 리프팅 커널을 구성하고, 이를 이용하여 Motion JPEG2000을 위한 리프팅 프로세서를 구현하였다. 구현한 리프팅 커널은 최대 1024$\times$1024 크기의 타일 (Tile)을 수용할 수 있고, (9,7)필터를 이용한 손실압축과 (5,3)필터를 이용한 무손실압축을 모두 지원한다. 또한 입력 데이터율과 동일한 출력율을 가지고, 일정 대기지연 시간이후 4가지 부대역(LL, LH, HL, HH)의 웨이블릿 계수들을 연속적으로 동시에 출력할 수 있다. 구현한 리프팅 프로세서는 SAMSUNG의 0.35$\mu$m CMOS 라이브러리를 이용하여 ASIC 과정을 거쳤다. 약 9만개의 게이트를 사용하고, 곱셈기로 사용된 매크로 셀에 따각 차이는 있지만 약 150MHz 이상의 속도에서 안정적으로 동작이 가능하였다. 최종적으로 기존의 연구 및 상용 IP와의 비교에서도 종합적으로 우수한 성능을 보이는 것을 확인할 수 있었다.

• 한국해양공학회지
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• 제16권1호
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• pp.71-75
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• 2002

대형 시추구조물의 건조는 보통 드라이도크에서 하거나, 해양에서 선체와 데크를 접합하는 방법을 사용한다. 그러나 적당한 해양 접합장소가 없거나 드라이도크의 공간부족으로 현대중공업에서는 드라이도크나 해양에서의 접합건조 대신 부유식 시추구조물을 지상에서 조립하는 방법을 채택하게 되었다. 현대중공업에서는 세 가지 단계를 통해 지상 데크조립을 수행하였다. 첫 번째는 네 개의 철골구조 리프팅타워 상에서 유압리프팅시스템을 이용하여 데크를 지상으로부터 38m 들어올린다. 두 번째는 마찰을 줄이기 위해 윤활제가 칠해진 합성 플라스틱으로 싸인 미끄럼틀(Skidway)을 이용하여 두 개의 6000톤 짜리 하부구조를 데크 아래로 끌어 들인다. 마지막 단계로 데크와 하부구조를 단단히 결합시킨다. 이 과정에 2주일이 소요되었으며 일련의 작업을 거쳐 중량 25,500톤급의 Deepwater Nautilus (RBS-8M) 시추선을 무사히 바다 위로 인도하였다. RBS-8M의 데크결합에 Super Lift를 적용하여 성공시킨 사례를 통해 현대중공업의 초대형 시추구조물 건조방식이 이상적이고, 작업 공기나 원가 측면에서 우위가 있음을 시사하고 있으며 이렇게 건조작업의 대부분을 지상에서 수행한 과정을 통해 작업관리, 품질관리, 일정관리에도 좋은 결과를 가져올 수 있었다.

• 전기전자학회논문지
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• 제6권1호
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• pp.80-86
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• 2002

본 논문에서는 2차원 분할을 이용한 병렬 처리가 가능한 리프팅 스킴(lifting scheme) DWT(Discrete Wavelet Transform)를 구현하는 하드웨어 구조를 제안한다. 기존의 DWT 하드웨어 구조는 웨이블릿(Wavelet) 변환이 갖는 특성 때문에 병렬 처리 구조를 구현하는 데 있어서 메모리와 하드웨어 자원이 많이 필요하였다. 제안된 구조는 기존의 구조와 달리 데이터 흐름을 분석하여, 분할 과정을 2차원으로 수행하는 방법을 제안하였다. 이러한 2차원 분할 방법을 파이프라인 구조를 사용하여 병렬 처리의 효율을 증가 시켜 50% 정도의 출력 지연의 감소된 결과를 얻을 수 있었다. 또한 데이터 흐름의 분석과 출력 지연의 감소는 내부 메모리의 사용을 감소 시했으며, 리프팅 스킴의 특성을 이용하여 외부 메모리의 사용을 감소시키는 결과를 얻을 수 있다.

• 방송공학회논문지
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• 제11권2호
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• pp.164-173
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• 2006

동심원 모자이크 데이터 구조는 천천히 움직이는 카메라를 통해 얻는 비디오 시퀸스의 구조와 유사하다. 동심원 모자이크는 이러한 구조의 데이터들을 정렬하거나 합쳐서 모자이크 영상을 얻게 된다. 따라서 동심원 모자이크는 엄청나게 많은 양의 데이터를 필요로 하기 때문에 압축은 필수적이다. 따라서 압축 데이터를 그대로 유지하면서 특정 장면을 복호화 할 수 있는 알고리즘이 필요하다. 본 논문에서는 동심원 모자이크의 압축을 위하여 3차원 리프팅 변환을 사용하였다. 리프팅 변환은 웨이브렛의 장점을 그대로 유지하면서 연산량과 메모리의 사용량을 줄일 수 있다. 3차원으로 변환된 압축 비트 스트림은 프레임들 사이에 복잡한 연관성을 갖게 되어 특정 장면의 검출에 대한 복잡도가 높아지게 된다. 따라서 비교적 우수한 압축 성능을 가지면서 특정 장면의 검출에 대한 복잡도를 낮추기 위해 3차원 변환된 데이터를 프레임 단위로 압축하였다 압축은 가변적인 비트율을 사용하여 압축된다. 또한 리프팅 구조의 특징을 사용하여 압축 데이터의 형태를 유지하면서 특정한 장면을 복호화 할 수 있는 알고리즘을 제안하였다.