• 대한전자공학회논문지SD
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• 제47권2호
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• pp.94-99
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• 2010

본 논문에서는 공정, 전압, 온도 변화에도 전하 펌프의 전류부정합을 자동으로 보정하기 위한 전하 펌프 구조를 제안한다. 일반적으로 위상 동기 루프의 위상 잡음 및 스퍼 성능을 향상시키기 위해서 전하 펌프의 전류부정합을 최소화해야 한다. 전류부정합을 보정하기 위해서 복제 전하 펌프로부터 전류 복사를 통해 어떠한 경우에도 실제 전류 차이만큼을 피드백 하도록 하는 방법을 제안하였다. 이 방법은 전하 펌프의 전류부정합을 해결하기 위한 여러 가지 방법 중에서도 상대적으로 간단한 회로로 구성할 수 있으며, 부정합 전류치를 그대로 복사하기 때문에 높은 정확도를 가진다. 기존에 제안되었던 방법들은 대부분 다이나믹 특성에 대한 성능이 부족하지만 본 논문에서 제안된 방법은 실시간으로 보정기능을 수행함으로써 다이나믹 특성에서도 우수한 성능을 가진다. 제안하는 전하 펌프는 $0.13{\mu}m$ CMOS 공정으로 설계 되었으며, 면적은 $100{\mu}m\;{\times}\;160{\mu}m$이다. 1.2V의 공급전압에서 0.2V ~ 1V의 출력 전압 범위를 가진다. 충전 전류와 방전 전류는 $100{\mu}A$이며, PVT variation에 대한 전류 부정합은 1% 미만이다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.7-13
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• 2011

본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.

• 한국ITS학회 논문지
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• 제10권6호
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• pp.108-117
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• 2011

서울시는 2001년부터 실시간 신호제어시스템(COSMOS)를 운영하고 있으며, 도시부 신호교차로의 신호운영 자료인 포화도 및 대기길이의 산출을 위하여 검지기를 설치해 차량으로부터 기초자료를 습득하고 있다. 현재 가장 보편적으로 사용하는 것은 유도성 루프검지기로 도로의 노면에 매설하는 방식이라 유지 보수가 용이하지 않고 비용이 많이 드는 단점이 있다. 또한 대기길이의 산정시 검지기를 통과하는 차량의 속도만으로 계산해야하기 때문에 속도측정 오차 발생시에 대기길이의 값에 영향을 미치게 된다. 제안하는 알고리즘은 카메라, 센서 및 이미지처리 장치와 같은 추가적인 장치 없이, VANETs(Vehicular Ad-hoc Networks)의 차량 간의 통신을 이용하고 각 방향별 그룹을 설정하여 교차로에서 원활한 교통 흐름을 가능케 하는 실시간 교통신호 제어 시스템을 제안한다. 본 연구에서 제안한 알고리즘은 GLD(Green Light District) Simulator를 기반으로 단일교차로 모델에서 AJWT(Average Junction Waiting Time)와 TQL(Total Queue Length) 에 대해서 확인하였으며 그 결과를 무작위(Random) 제어방식 및 최상우선(Best first) 제어방식과 비교하여 더 나은 결과를 보였다. 향후 VANETs를 활용한 실시간 제어방법이 보편화 될 경우 무선 통신기술을 이용한 교차로의 교통제어기술을 제안한 본 연구는 그 활용가치가 높을 것으로 판단된다.

• 생명과학회지
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• 제27권12호
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• pp.1410-1414
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• 2017

대장균 트립토판 생성효소는 ${\alpha}_2{\beta}_2$ 복합체로 구성되며, 트립토판 생합성에서 최종 2 단계의 반응에 관여한다. 두 개의 소단위체는 분자 터널로 연결되어 있어, 기질 채널링이 일어난다. 활성 부위간 상호 조절하는 정교한 조절 기작에는 ${\alpha}$-루프 L6(${\alpha}L6$), ${\alpha}L2$, ${\alpha}L3$이 관여한다. 본 연구에서는 이 자리의 잔기치환체를 써서 소단위체에 특이적으로 결합하는 리간드의 영향을 조사하여 소단위체간 상호 조절기작에 따른 구조 변화를 살펴보았다. ${\alpha}TS$의 활성부위에 결합하는 D,L-${\alpha}$-glycerophosphate(GP)는 모든 잔기치환체를 야생형 수준으로 회복시켰다. ${\beta}TS$의 기질인 L-Ser는 다양한 효과를 나타낸다. 야생형과 NS104에서는 속도가 감소한 반면, GD51과 PH53에서는 거의 영향이 없었고, PT53와 DG56은 증가하였다. 이는 반응 중간 화학종의 분포의 변화와 연관될 가능성을 제시한다. GP와 L-Ser를 동시에 처리했을 때는 특이하게도 PH53는 가장 안정한 잔기치환체였다. 이는 Pro53가 소단위체간의 조절기작에서 중요한 역할을 하는 것을 시사한다.

• 한국전자파학회논문지
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• 제21권3호
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• pp.236-244
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• 2010

본 논문에서는 기존에 제안된 일반적인 집중 소자 마이너스 군지연 회로가 설계시 사용 가능한 소자 값이 제한되어 있다는 점에 착안하여 마이너스 군지연 회로(Negative Group Delay Circuit: NGDC)를 평면 구조로 설계할 수 있는 방법에 관하여 제안한다. 몇 가지 형태의 집중 소자 회로를 해석하여 마이너스 군지연 특성을 얻을 수 있는 조건을 분석하고, 이를 수식화하여 설계에 이용할 수 있도록 하였다. 또한 전송 선로 공진기의 개념을 도입하여 집중 소자를 분산 소자로 변환할 수 있도록 하였다. 설계 예시로써, 군지연 시간이 -8 ns인 집중 소자 및 평면 구조의 1단 NGDC를 설계하여 비교하였다. 상용 주파수 대역 내에서 엄격한 평탄도 요구 조건을 만족시키는 마이너스 군지연 응답을 얻기 위하여, WCDMA(Wideband Code Division Multiple Access) 하향 대역에서 총군지연 시간이 -5.6 ns, 삽입 손실이 -0.2 dB, 대역폭이 30 MHz(2.125~2.155 GHz)이며, 해당 대역 내에서 삽입 손실 평탄도가 0.1 dB, 군지연 평탄도가 0.5 ns 이내인 평면 구조 2단 NGDC를 제작하였다. 제안하는 NGDC의 유용성을 검토하기 위하여 간단한 신호 상쇄 루프에 대한 실험을 수행하였으며, 뛰어난 신호 상쇄 효과를 얻을 수 있었다.

• 한국전자파학회논문지
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• 제21권7호
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• pp.831-841
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• 2010

일반적으로 수직형 프로브는 가늘고 긴 S-자형 구조가 중복되기 때문에 신호 전달 특성이 저하되므로 이것에 대한 개선이 필요하다. 본 논문에서 제안된 프로브는 캔틸리버형보다 적은 면적을 차지하는 수직형으로 동시에 많은 메모리를 테스트하기에 적합하며, 특히 외부 압력이 가해졌을 때 분기된 스프링에 의해 폐 루프(closed loop)가 형성되어 기존의 S-자형 수직형 프로브보다 기계적 특성뿐만 아니라 전기적 신호 전달 특성이 개선된 새로운 형태의 수직형 프로브를 제안하였다. 제안된 프로브를 제작하여 측정 및 시뮬레이션을 통해 기존의 S-자형 수직형 프로브보다 오버드라이브(overdrive)는 1.2배, 컨택 포스(contact force)는 2.5배, 신호 전달특성은 $0{\sim}10$ GHz에서 최대 1.4 dB 개선되는 것을 확인하였다. 또한 프로브 카드(probe card)의 신호 전달 특성을 예측할 수 있는 시뮬레이션 모델을 개발하였다. 이를 위하여 프로브 카드를 구성하는 각 부품의 기하학적 특성에 맞도록 2.5D 또는 3D Full-wave 시뮬레이터를 사용하였으며, 계산된 결과는 측정 결과와 매우 잘 일치 하였다.

• 한국전자통신학회논문지
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• 제3권3호
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• pp.188-194
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• 2008

병원 무선망에서 호 수락 방식과 보다 적은 범위 셀 환경에서 QoS를 보장하기 위해 통합된 페이징과 루프 정보 관리 캐시를 사용하는 Cellular IP 특성을 가진 Cellular-IP/PRC 네트워크를 제안한다. 제안한 호 수락 방식은, 이동 노드의 홈 기지국 용량이 충분하고, 인접 셀 이동 노드가 홈 기지국에서 호가 수락되었다고 가정할 경우 받을 간섭의 증가량을 고려해 통화 품질이 보장될 때, 홈 기지국은 새로운 호를 이동 노드의 송신 전력 예측에 기반을 둔 호 수락 방식이다. 병원 무선망 내의 페이징과 라우터를 관리하기 위해 사용되었던 PC(Paging Cache)와 RC(Routing Cache)를 하나의 PRC(Paging Router Cache)로 통합 관리하고, 모든 노드 내에 구성하여 운용토록 하고, 이동 노드의 핸드오프 및 로밍 상태를 효율적으로 관리 할 수 있도록 이동 노드에 핸드오프 상태 머신을 추가하며, 노드에서 관련 기능을 수행하도록 연구한다. 시스템 환경에서 통화량에 영향을 주는 인자를 분석하고 각 링크 통화권 및 불균형 정도를 예측하여, 하향링크에 의해 통화권이 제한되었는지를 판단하여 호를 수락 또는 차단하는 알고리즘 이용 총 송수신 전력을 기반으로 제안한 알고리즘을 응용해서 QoS에서 가장 밀접하고 중요한 호 차단 확률과 호 탈락 확률, GoS(Grade of Service), 셀 용량의 효율을 예측 처리하여 QoS 성능 개선을 나타낸다.

• 분석과학
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• 제17권2호
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• pp.145-152
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• 2004

본 연구에서는 악취성 황화합물로 지목되는 주요 성분, $H_2S$, $CH_3SH$, DMS, DMDS의 검출특성을 비교분석하였다. 이러한 특성을 검정하기 위해, GC/PFPD에 루프주입장치를 결합한 시스템을 구성하였다. 본 연구의 결과에 의하면, 개별 황성분들의 검출반응특성이 대단히 다양하게 나타났다. 황화수소의 경우 가장 약한 감도를 보인 반면, 황원소를 두개 함유한 DMDS는 가장 민감한 감도를 보였다. 이러한 특성을 보다 정량적으로 파악하기 위해, 이들의 검량선을 임의로 나누어진 3개의 농도대에서 비교하였다. 그 결과에 의하면, $H_2S$는 흡착에 따른 손실의 영향이 검량선의 결과에 영향을 미치는 것으로 나타났다. 반면 DMS와 DMDS의 경우에는 직선성이 변화하는데 따른 영향이 크게 반영되는 것으로 나타났다. 본 연구를 통해, 악취황성분의 검량을 위해서는 성분별 검출특성을 정확하게 파악하는 것이 중요한 부분이라는 것을 알 수 있었다.

• 한국산학기술학회논문지
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• 제17권5호
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• pp.637-644
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• 2016

본 논문은 터널 환경 측정 시스템 개발 및 측정 I [1], II [2]의 후속논문이다. 본 연구의 대상이 되는 터널인 솔안터널은 백두대간을 관통하는 연장 16.7 km의 루프식 단선 터널로 산악지형에 위치하며 화물열차와 승객열차가 혼용인 일반철도 터널이다. 본 논문에서는 솔안터널의 환경 측정을 위하여 터널 내부에 3개의 위치에 설치된 환경 측정 장치에서 약 1년간 측정된 온도 및 습도를 분석하였다. 선행의 연구에서는 도심지 및 도심지 인근에 위치한 터널 내부에서 측정 결과 결과에 대하여 분석하였지만, 본 논문에서는 산악지형에 위치한 터널 내부에서 측정한 온도 및 습도 등을 외부에서의 기상 측정 결과와 비교한 것으로 선행 연구와 차별성을 지닌다. 솔안터널 내부에 측정된 온도 및 습도를 월별로 지역에서의 기상 측정 결과와 비교하였으며, 여름과 겨울을 대표하는 대표적인 일자에 대해서 철도터널에서의 시간별 온도 및 습도의 변화도 분석하였다. 또한 터널 내 측정 위치에 따른 환경 특성도 분석하였다. 본 연구에서 제시한 철도터널의 환경측정 분석 결과는 터널의 환기 및 화재 시뮬레이션 등 터널의 기류의 컴퓨터 해석 및 터널의 공기질 및 온열환경과 관련된 연구에 폭넓게 사용될 수 있다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.178-184
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• 2015

본 논문에서는 UHD(Ultra High Definition) 영상을 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축을 위해 두 개의 필터로 구성된 4단 파이프라인 구조를 가지며 경계강도 모듈을 병렬 구조로 설계하였다. 또한 저전력 하드웨어 구조를 위해 파이프라인의 단계를 클록 게이팅으로 설계하였고, 파이프라인 과정에서 단일 포트 SRAM에 접근할 때 발생하는 해저드 문제를 해결하기 위해 분할된 메모리 구조로 설계하였다. 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소하기 위해 새로운 필터링 순서를 제안하였다. 본 논문에서 제안하는 디블록킹 필터 하드웨어 구조는 Verilog HDL로 설계 하였으며, TSMC 0.18um CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 22k 개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 UHD급 8K 해상도인 $7680{\times}4320@60fps$ 처리가 가능하고 최대 동작 주파수는 285MHz이다. 제안하는 하드웨어 구조의 기본 처리단위 당 사이클 수를 비교 분석한 결과, 처리율이 기존 구조 대비 32% 향상된 결과를 얻었다.