• 한국통신학회논문지
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• 제37권6A호
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• pp.438-449
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• 2012

본 논문에서는 다양한 CRC 코드의 성능분석을 기반으로 새로운 VHF 대역 해양 무선통신용 최적 CRC-p 코드를 제안한다. 이를 위해, 먼저 CRC 코드의 부호어 길이의 변화에 따른 미검출 오류확률과 최소해밍거리를 구하는 방법을 기술한다. 즉 순회 해밍코드나 원시 BCH 코드의 쌍대코드가 최대장 코드가 되는 것을 이용해서 천이 레지스터에 의한 간단한 회로구성으로 무게분포와 미검출 오류확률을 계산하는 방법과 MacWilliam의 항등식에 의한 최소해밍거리를 계산하는 방법을 제시한다. 다음으로 VHF 대역 해양 무선통신 시스템의 전송 프레임의 구성과 주요 통신 파라미터의 규격을 제시하고, 기존의 연구된 다양한 CRC 코드의 생성다항식을 대상으로 미검출 오류확률과 최소해밍거리의 결과를 기반으로 새로운 CRC-p 코드를 선정하고, 라이시안 해양 채널모델과 ${\pi}$/4-DQPSK 변복조기에 의한 비트오류율(BER)의 모의실험 결과를 통해 성능을 검증한다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.100-105
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• 2010

본 논문에서는 Zero-Crossing 복조기에 적합한 88MHz에서 108MHz 대역 FM 라디오 수신기를 $0.5{\mu}m$ CMOS 공정을 이용하여 설계 및 제작하였다. 본 수신기는 Low-IF 구조를 기초로 설계되었으며, Low-Noise Amplifier (LNA), Down-Conversion Mixer, Phase locked loop (PLL), Low-pass filter (LPF), 비교기를 포함하는 RF/Analog 집적회로로 개발되었다. 측정결과 LNA와 Mixer를 포함하는 RF Block은 23.2dB의 변환 이득과 입력 PldB는 -14dBm였고 전체 잡음지수는 15 dB로 나타났다. IF단 LPF와 비교기를 포함하는 Analog Block은 89dB 이상의 전압 이득을 가지고, IC내부의 레지스터를 제어하여 600KHz에서 1.3MHz까지 100KHz 단위로 Passband 대역를 조절할 수 있도록 설계되었다. 설계된 수신기는 4.5V에서 동작하며, 전체 전류 소모는 15.3 mA로 68.85mW의 전력을 소모한다. 실험결과 성공적으로 FM 라디오 신호를 수신할 수 있었다.

• 전기전자학회논문지
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• 제7권2호
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• pp.245-252
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• 2003

디지털 보정 기능을 갖는 CMOS 압력 센서의 인터페이스 회로를 설계하였다. 인터페이스 회로는 아날로그 부분과 디지털 부분으로 구성되어 있다. 아날로그 부분은 센서로부터 발생한 약한 신호를 증폭시키는 역할을 담당하고 디지털 부분은 온도 보상 및 오프셋 보정 기능을 담당하며 센서 칩과 보정을 조정하는 마이크로컨트롤러와의 통신을 담당한다. 디지털 부분은 I2C 직렬 인터페이스, 메모리, 트리밍 레지스터 및 제어기로 구성된다. I2C 직렬 인터페이스는 IO 핀 수 및 실리콘 면적 면에서 실리콘 마이크로 센서의 요구에 맞게 최적화 되었다. 이 설계의 주요 부분은 최적화된 I2C 프로토콜을 구현하는 제어 회로를 설계하는 것이다. 설계된 칩은 IDEC의 MPW를 통하여 제작되었다. 칩의 테스트를 위하여 테스트 보드를 제작하였으며 테스트 결과 예상한대로 디지털 보정기능이 잘 수행됨을 확인하였다.

• 문화기술의 융합
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• 제6권4호
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• pp.819-824
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• 2020

본 논문에서는 차세대 디지털 회로 설계기술인 양자점 셀룰러 오토마타(QCA)를 이용하여 새로운 멀티플렉서를 제안한다. 디지털 회로 중 멀티플렉서는 입력 신호 중 하나를 선택하여 하나의 라인에 전달하는 회로이다. 이는 D-플립플롭, 레지스터, 그리고 RAM 셀 등 많은 회로에 쓰이므로 현재까지도 다양한 연구가 이루어지고 있다. 하지만 기존에 제안된 평면구조 멀티플렉서는 연결성을 고려하지 않아 큰 회로를 설계할 경우 비효율적으로 면적을 사용하게 된다. 기존에 다층구조로 제안된 멀티플렉서도 있으나 셀 간 상호작용을 고려하지 않아 필요면적이 여전히 높다. 이에 본 논문에서는 셀 간 상호작용을 이용하고, 다층구조를 이용하여 38% 면적축소, 17% 비용감소 그리고 연결성을 개선한 새로운 멀티플렉서를 제안한다.

• 한국음향학회지
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• 제20권1호
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• pp.56-61
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• 2001

본 논문은 비동기 방식의 IMT-2000 단말기용 ASIC (주문형 집적회로)에 포함되는 음성부호화기 알고리즘인 AMR(Adaptive Multi Rate) 보코더의 실시간 구현에 관한 것이다. 구현된 AMR 보코더는 12.2kbps에서 4.75kbps까지 8가지의 다중 비트율을 가지고 있으며, 인코더와 디코더 기능 외에 VAD (Voice Activity Detection) 블록과 SCR (Source Controlled Rate operation) 블록 등의 부가기능 및 시스템과의 접속 처리를 위한 프레임 구성 기능도 구현되어 있다. AMR 보코더를 구현하기 위하여 설계된 DSP (디지털 신호처리기)는 TeakLite 코어를 기반으로 하여 메모리 블록, 직렬접속 블록, CPU와의 접속을 위한 레지스터 파일 블록, 인터럽트 제어회로 등으로 구성된 16비트 고정 소수점형 DSP이다. 실시간 구현 방법에서는 메모리의 효율적인 관리를 통하여 계산량을 최적화하여 최대 동작 계산량을 약 24MIPS로 줄였으며, 구현된 AMR 보코더는 3GPP의 표준 시험 벡터를 모두 통과하여 검증을 완료하고, 실시간 보드 시험에서도 안정적으로 동작하는 것이 확인되었다.

• 한국정보통신학회논문지
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• 제8권4호
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• pp.821-825
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• 2004

본 연구는 에치스토퍼를 기존의 방식과 다르게 적용하여 수소화 된 비정질 실리콘 박막 트랜지스터의 제조공정을 단순화하고, 박막 트랜지스터의 게이트와 소오스-드레인간의 기생용량을 줄인다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층 , 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si：H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 n+a-Si：H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조하면 기존의 박막 트랜지스터에 비하여 특성은 같고, 제조공정은 줄어들며, 또한 게이트와 소오스-드레인간의 기생용량이 줄어들어 동작속도를 개선시킬 수 있다.

• 한국통신학회논문지
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• 제41권2호
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• pp.163-171
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• 2016

고속으로 주행하는 열차의 정확한 위치를 차상에서 검지하기 위해서는 지상에 설치된 트랜스폰더 태그로부터 위치정보를 정확하고 신속하게 수신하는 것이 필수적이다. 본 논문에서는 고속용으로 개발중인 트랜스폰더시스템의 텔레그램 적용을 위해 텔레그램 복호화(decoding) 속도를 개선하기 위한 병렬 디스크램블링 기법을 제안하였다. 텔레그램은 유저 데이터를 스크램블링(scrambling)하는 부호화(encoding) 과정을 거쳐 트랜스폰더 태그에 저장되므로, 트랜스폰더 리더가 유저 데이터를 복호화(decoding)하는 과정에서 디스크램블링(descrambling)이 필수적이다. 본 논문에서는 디스크램블링 시프트 레지스터 회로 구조 분석을 통해 텔레그램의 병렬 디스크램블링 기법을 제안하고, 제안된 기법을 사용할 경우 기존 방식에 비해 필요 클락 수를 현저히 낮출 수 있음을 보였다.

• 융합신호처리학회논문지
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• 제5권3호
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• pp.230-235
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• 2004

본 논문에서는 동기식 광전송망인 SDH와 SONET망의 동기화를 위해 적용되는 포인터 해석기의 FPGA 구현을 다룬다. 설계된 포인터 해석기는 포인터 추출 모듈과 포인터 해석 모듈로 구성된다. 포인터 추출 모듈은 6480진 카운터, 시프트레지스터, 포인터 워드 동기화 블록으로 구성되며, 51.84 Mb/s AU-3/STS-1 프레임 데이터에서 프레임 동기신호에 의해 H1, H2 포인터 워드 값을 찾고 이를 8 분주하여 바이트 레벨의 6.48 Mb/s로 동기화 시킨다. 포인터 해석 모듈은 majority vote, 포인터 워드 유ㆍ무효 검사, 포인터 정렬판단, NORM, AIS, LOP 상태 검사 블록들로 구성되며, 포인터 추출 모듈에서 추출한 동기화된 포인터 워드를 포인터 상태 천이 알고리즘에 의하여 주요 포인터 상태인 LOP, AIS, NORM으로 해석하고 포인터 정렬을 판단한다. VHDL로 설계하여 Xilinx Virtex XCV200PQ240 FPGA 칩으로 구현된 포인터 해석기의 시뮬레이션 결과는 프레임 데이터에서의 포인터 워드의 정확한 추출과 추출된 포인터 값에 따른 각종 포인터 상태를 판단함을 보여주었다. 본 논문에서 제시한 포인터 해석기는 광전송시스템의 수신 종단노드에서 155 Mb/s STM-1/STS-3 프레임의 포인터 해석을 위해 적용할 수 있어 SDH와 SONET망 모두에 활용할 수 있는 이점이 있다.

• 한국위성정보통신학회논문지
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• 제7권2호
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• pp.8-12
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• 2012

스테레오 비전 분야에서 영역 기반의 영상 정합은 스테레오 영상 분석을 위한 대표적인 방법이다. SAD (Sum of Absolute Difference) 알고리즘은 영역 기반 정합 알고리즘의 한 종류로서 대규모 데이터 집약적 계산을 요구하여 소프트웨어 방식을 사용할 경우 처리속도가 매우 느리게 된다. 본 논문에서는 소프트웨어 기반 SIMD (Single Instruction Multiple Data) 병렬 기법인 SSE (Streaming SIMD Extensions) 명령어를 이용한 고속 SAD 알고리즘을 제안한다. SSE 명령어를 지원하는 CPU는 16개의 128비트 크기의 XMM 레지스터를 보유하여 SIMD 명령어 집합 확장을 가능하게 하였다. 제안하는 소프트웨어 기반 병렬 고속화 기법의 성능 측정을 위하여 일반적 SAD를 이용한 영상 정합 알고리즘과 SSE 명령어를 사용한 알고리즘의 수행 속도차이를 측정하였다. 제안하는 기법은 일반적 SAD 알고리즘보다 평균 4배의 성능 향상의 결과를 보임으로 소프트웨어 기반 고속병렬 처리를 통한 실시간 스테레오 비전 응용분야에 효과적으로 적용될 수 있음을 보였다.

• 한국위성정보통신학회논문지
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• 제9권4호
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• pp.127-133
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• 2014

본 논문에서는 탑재운영절차서 실행환경을 위한 Lua 인터프리터 기반의 가상머신 설계와 기능 및 성능분석 결과를 나타낸다. 한국항공우주연구원에서 계획 중인 달 탐사 임무를 온보드상에서 자율적으로 운영하기 위해 탑재운영절차서 실행환경의 개발이 요구되어졌다. 탑재운영절차서는 위성에 탑재되어 지상 간섭없이 자율적으로 임무 수행을 가능케 함으로써 전파 지연과 제한된 데이터 통신용량을 갖는 심우주 임무들에서 이미 적용되고 있다. 가상머신의 실행엔진인 인터프리터는 고급언어로 작성된 원시코드를 한줄씩 번역하고 실행하므로 컴파일러에 의해 생성된 코드가 실행되는 것에 비해서 실행 속도가 현저하게 느리다. 이를 극복하기위해 레지스터 기반의 Lua 인터프리터를 적용하여 탑재운영절차서 실행환경 설계 및 구현하였으며 실험을 통해 여러 요소들에 따른 성능분석을 수행하였다. 성능분석 결과는 탑재운영절차서 스케줄링 방안 뿐 아니라 Lua 인터프리터를 적용하는 시스템에 적용될 수 있을 것으로 기대된다.