• 한국정보통신학회논문지
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• 제14권10호
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• pp.2310-2316
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• 2010

이 논문에서는 형식 검증(formal verification)의 한 분야인 모델 검증(model checking)에 재타이밍(retiming) 기법을 적용하는 방법에서 대해 연구하였다. 재타이밍은 주어진 회로의 레지스터들을 재배치함으로써, 입출력 동작을 바꾸지 않으면서 전이 관계(transition relation)을 변환할 수 있는 기법이다. 이러한 재타이밍을 이용하면 모델 검증을 더 효율적으로 수행하도록 회로를 바꿀 수 있다. 이 논문에서는, 레지스터의 개수와 전이 관계의 특성을 반영한 cost 함수를 제안하고, 재타이밍으로 얻을 수 있는 회로 구조들을 효율적으로 탐색하는 heuristic annealing 알고리즘을 개발한다. 제안된 방법이 모델 검증의 성능을 향상시킬 수 있음을 실험 결과를 통해 보여주었다.

• 한국컴퓨터정보학회논문지
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• 제17권11호
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• pp.1-10
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• 2012

본 논문에서는 16비트 Thumb 명령어 집합 구조를 개선하기 위하여 주소 지정 방식을 확장하는 기법을 제시한다. 제시된 방법의 핵심 아이디어는 사용 빈도가 낮은 명령어들의 레지스터필 드의 너비를 감소시키고 이를 통해 절약한 비트들을 이용하여 사용 빈도가 높은 명령어들에 새로운 주소 지정 방식을 도입하는 것이다. 제시된 기법은 16 비트 Thumb 구조의 상위 집합인 32비트 ARM 구조에서 사용되는 유용한 주조 지정 방식들을 채택한다. 데이터 리스트에 대한 접근 속도를 향상시키기 위하여 크기가 조정된 레지스터 오프셋 주소 지정 방식과 사후 인덱스 주소 지정 방식이 로드와 저장 명령어에 도입된다. 실험결과, 제시된 방법은 전통적인 방식과 비교하여 평균 8.5%의 성능을 향상시킨다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.85-95
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• 2000

FIR 디지털 필터는 DSP에서 사용되는 중요한 회로 중에 하나이며, 보다 효율적인 연산을 위한 여러 가지 구조가 제안되었다. 본 논문에서는 필터 연산을 고속으로 수행하면서도 면적을 줄일 수 있는 필터 구조를 제안한다. Transposed 구조를 적용하여, 고속의 연산이 가능토록 하는 기본 구조를 사용하였다. 여기에, 이중 경로 레지스터 라인이라는 두 개의 연산 패스가 존재하여 다양한 종류의 필터 연산이 가능하며, 이 필터를 연속적으로 이어 사용할 수 있는 cascade 구조도 지원한다. Truncated Booth 곱셈기라는 면적 절약형 곱셈기를 사용하여 회로 크기를 줄일 수 있었다. 이중 경로 레지스터 라인과 truncated 곱셈기를 사용하여 주어진 조건에 최적화된 필터를 설계할 경우에 회로의 크기가 더 줄어 들수 있음을 확인하였다.

• 전자공학회논문지CI
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• 제39권4호
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• pp.1-9
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• 2002

자바 언어의 실행 속도를 개선하기 위해 전통적인 컴파일 방법을 사용하여 바이트코드를 특정 프로세서에서 수행될 수 있는 목적기계 코드로 변환하는 다양한 연구가 진행중이다. 패턴 매칭 이용한 코드 생성 기법은 코드 확장 기법에 비해 양질의 코드를 생성할 수 있는 장점을 가지고 있다. 본 연구에서는 바이트코드로부터 효과적으로 네이티브 코드를 생성하기 위해 레지스터 기반의 중간 언어를 효율적으로 생성할 수 있는 정형화된 패턴 기술 방법과 패턴 매칭 기법에 대해 제시한다. 또한 기술된 정형화 패턴을 활용하여 양질의 레지스터 기반 중간 코드를 생성하는 중간 코드 변환기를 설계하고 구현하였다.

• 한국컴퓨터정보학회논문지
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• 제8권4호
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• pp.111-116
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• 2003

본 논문은 저전력 레지스터 전송 단계 설계를 위한 최적 클럭 주기 선택 알고리듬을 제안한다. 제안한 알고리듬은 전력 소비를 최소화하기 위하여 시스템의 성능을 향상시킨 후에 공급 전압을 줄임으로써 처리율을 유지하는 방법을 사용한다. 본 논문은 구조의 변환 중에서 파이프라인을 이용한 저 전력을 선택한다. 또한 제안한 알고리듬은 자원 공유를 최대화하기 위해 클럭 주기 선택이 중요하다. 본 알고리듬은 최적 클럭 주기 선택 알고리듬을 수행한다. 실험결과에서는 상위 레벨 벤치마크 상에서 AR 필터와 HAL 필터는 동일한 결과를 얻을 수 있고, EL 필터인 경우 2파이프 단계에서는 10.5%, 3 파이프 단계에서는 무려33.4% 클럭 주기 감소를 얻을 수 있다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.61-68
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• 2008

본 논문에서는 Advanced Microcontroller Bus Architecture(AMBA) 기반 System-on-Chip(SoC) 테스트를 위한 임베디드 코어 테스트 래퍼를 제시한다. IEEE 1500 과의 호환성을 유지하면서 ARM의 Test Interface Controller(TIC)로도 테스트가 가능한 테스트 래퍼를 설계한다. IEEE 1500 래퍼의 입출력 경계 레지스터를 테스트 패턴 입력과 테스트 결과 출력을 저장하는 임시 레지스터로 활용하고 변형된 테스트 절차를 적용함으로써 Scan In과 Scan Out 뿐만 아니라 PI 인가와 PO 관측도 병행하도록 하여 테스트 시간을 단축시킨다.

• 인터넷정보학회논문지
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• 제3권3호
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• pp.1-9
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• 2002

자바 언어의 실행 속도를 개선하기 위해 전통적인 컴파일 방법을 사용하여 바이트 코드를 특정 프로세서에서 수행될 수 있는 목적기계 코드로 변환하는 다양한 연구가 진행중이다. 패턴 매칭을 이용한 코드 생성 기법은 코드 확장 기법에 비해 양질의 코드를 생성할 수 있는 장점을 가지고 있다. 본 연구에서는 바이트 코드로부터 효과적으로 네이티브 코드를 생성하기 위해 레지스터 기반의 중간 언어를 효율적으로 생성할 수 있는 정형화된 패턴 기술 방법과 패턴 매칭 기법에 대해 제시한다. 또한 기술된 정형화 패턴을 활용하여 양질의 레지스터 기반 중간 코드를 생성하는 중간 코드 변환기를 설계하고 구현하였다.

• 한국산학기술학회논문지
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• 제10권1호
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• pp.146-150
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• 2009

차세대 정지영상 압축방식인 JPEG2000의 엔트로피 코더는 컨텍스트 추출부(BPC)와 산술부호화기(AC)로 구성되는데 본 논문에서는 효율적인 컨텍스트 추출부 설계에 새로운 알고리즘을 제안하였고, 설계하였다. BPC(Bit Plane Coding)는 context 기반의 부호화기를 사용하였고, 현재의 SigStage register의 값과 상위 비트 플랜의 column 값을 가공한 데이터와 현재의 column 값을 이용하여 코딩패스를 미리 예측하는 기법을 사용하여, 각 bit plane에서 사용되어지는 상태 정보 레지스터와 이 상태 정보 레지스터를 접속하는 Access time을 줄일 수 있다. 본 논문에서 제안된 방법으로 설계된 Bit Plane Coding은 Verilog HDL 모델링후 Xilinx FPGA technology를 이용하여 합성한 후 동작을 검증하였다.

• 한국콘텐츠학회논문지
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• 제13권4호
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• pp.17-22
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• 2013

SIP의 보안 취약점을 이용한 위장공격은 공격자로 하여금 과금 회피, 세션 가로채기를 용이하게 하여 사용자에게 피해를 줄 수 있으므로 이에 대한 대응 방안이 요구된다. 따라서 본 연구에서는 위장공격을 탐지하기 위한 새로운 기법을 제안한다. 등록 서버는 전송된 레지스터 요청 메시지의 헤더 값 중 From 또는 Call-ID값을 포함한 레코드가 위치 정보 서버에 저장되어 있는지 확인한다. 만약 저장된 레코드가 존재하고 그 값이 주기적으로 갱신된다면 등록 서버는 전송된 레지스터 요청 메시지를 위장공격으로 판별하여 요청 메시지를 무시한다. 이 기법은 위장 공격을 방어하기 위해 사용자 인증을 위한 암호화 메커니즘을 추가하는 형태가 아닌 위치 정보 서버에 저장된 정보를 이용하여 보다 안전한 SIP 환경을 쉽게 구축할 수 있다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.63-68
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• 2004

칩의 외부 클럭과 내부 클럭 사이의 스큐를 줄이기 위하여 고정밀도 동기 미러 지연 소자를 제안한다. 제안하는 동기 미러 지연 소자는 두 단계에 걸쳐서 클럭 스큐를 감소시킨다. 먼저 기존의 동기 미러 지연 소자에 의하여 동기화가 이루어진다. 그 다음, 연속 근사 레지스터에 의하여 조절되는 delay-locked loop에 의하여 세밀하게 동기화가 이루어진다. 동기화가 이루어지는데 필요한 전체 시간은 10 사이클이다. 모의 실험 결과, 제안하는 동기 미러 지연 소자는 182MHz에서 50psec의 스큐 특성을 가지며, 0.35㎛ 1-poly 4-metal CMOS 공정 하에서 3.3V의 전원 전압을 사용했을 때, 17.5mW를 소모하는 것을 알 수 있다.