• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.639-642
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• 2009

고차원적인 멀티미디어 컨텐츠를 처리하는 그래픽 가속기를 설계함에 있어서 쉽고 정확한 하드웨어 검증 환경과 임베디드 장치에서의 성능 평가가 필요하다. 이를 해결하기 위해 시뮬레이션파형 분석을 통한 검증이 아니라 실제 연산된 그래픽 이미지를 확인할 수 있는 소프트웨어 래스터라이저를 설계하였다. 설계한 래스터라이저는 윈도우 기반의 환경에서 C언어를 이용하여 래스터화 각 단계 별로 함수로 구현하고 정점 데이터를 입력하여 결과를 검증하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (3)
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• pp.9-11
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• 1999

3차원 그래픽 랜더링 파이프라인(3D Graphics Rendering Pipeline)은 크게 지오메트리 프로세싱(Geometry Processing)과 레스터라이제이션(Rasterization)으로 구성되어 있다. 본 논문에서는 래스터라이저와 프레임버퍼사이의 대역폭으로 인한 병목점을 분석하고, 그 한계를 극복해 낼 수 있도록 프로세서 메모리 집적구조를 이용하여 랜더링 시스템을 설계, 성능 분석한다. 프레임버퍼의 집적으로 인한 메모리 대역폭을 이용하기 위해, 각 픽셀 처리에 필요한 로직을 포함하는 SIMD 타입의 픽셀 처리 프로세서가 메모리 어레이와 밀결합(tightly coupled)된다. 제안하는 구조는 래스터라이저 로직과 프레임 버퍼가 단일 칩으로 구성되었고, 텍스쳐 매핑, 범프 매핑, 안티알리아싱, 깊이 버퍼를 지원하며 초당 5백만 이상의 삼각형을 처리할 수 있는 고성능 랜더링 시스템이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.221-224
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• 2009

본 논문에서는 OpenVG Specification에서 제안한 파이프라인을 기능별, 혹은 연산별로 그룹화 하여 하드웨어 구현에 적합한 새로운 파이프라인을 제안하였다. 래스터라이저에서는 스캔라인 알고리즘과 엣지 플래그 알고리즘의 장점들을 포함하는 스캔라인 엣지 플래그 알고리즘을 구현하여 적용하였으며, Non-Zero 룰을 만족하기 위해 엣지의 방향에 따라 Winding 횟수를 기록하기 위한 추가 버퍼를 이용하였다. 또한, 래스터라이저는 안티 앨리어싱을 위해 슈퍼 샘플링 과정을 수행한다. 액티브 엣지 생성 시 클리핑을 동시에 수행하여 이후 과정에서의 불필요한 연산을 줄였고, 액티브 엣지들의 정렬을 수행하지 않는 방법을 사용하여 처리 속도를 향상 시켰다. 본 연구에서 설계된 OpenVG Rasterizer는 크로노스 그룹에서 제공하는 샘플 이미지들을 사용하여 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.313-315
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• 2010

본 논문에서는 모바일 3차원 그래픽스 시스템에 적용 가능한 SIMD 구조를 갖는 래스터라이저를 하드웨어로 구현하고 FPGA로 검증한 내용을 기술한다. 타일 기반의 스캔 컨버전 회로는 4개의 타일이 동시에 동작하는 SIMD 구조를 따르며 각 타일은 3단계의 계층적 탐색을 통해 타일 내의 방문횟수를 최소화 한다. 실험을 통해 $8{\times}8$ 크기의 타일이 가장 효율적인 것으로 판단되었으며, 계층적 탐색의 마지막 단계에는 $2{\times}2$ 크기의 서브타일을 탐색하게 된다. 플랫 쉐이딩과 고라우드 쉐이딩을 지원하며, 텍스쳐 매핑 회로는 어파인 매핑과 원근보정이 적용된 매핑을 지원한다. 또한 텍스쳐 매핑 회로의 필터링 모드는 포인트 샘플링 방식과 2차 선형 보간 방식을 지원하며, 두 가지의 wrap 모드와 다양한 블렌딩 모드를 지원하도록 설계되어 있다. Xilinx Vertex4 LX100 디바이스를 기준으로 약120Mhz의 동작 속도를 가지며 텍스쳐 메모리와 프레임 버퍼는 검증을 용이하게 하기위해 블록 램으로 설계되었다.

• 한국정보처리학회논문지
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• 제3권2호
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• pp.407-415
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• 1996

본 논문에서는 프레임 버퍼 액세스 대역폭을 개선하는 두 가지 방안을 제안한다. 첫째 방안은 래스터라이저내에 Span Z Buffer와 Z ＆ Color Buffer를 가지는 SBUFRE라 불리어지는 새로운 래스터라이저이고, 두 번째 방안은 DRAM 내부에 Z값 비교기를 갖는 ZDRAM이다. 이들 방안은 읽기-수정-쓰기 Z 버퍼 비교를 단지 쓰기 동작만으로 바꾸어 주므로 프레임 버퍼 액세스 대역폭을 약 50% 정도 개선한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 제13회 춘계학술대회 및 임시총회 학술발표 논문집
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• pp.293-298
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• 2000

최근 3차원 그래픽스 분야는 기존의 단순 이미지의 처리가 아닌 보다 나은 화질과 보다 많은 기법의 도입이 요구되어 지고 있다. 이에 본 논문에서는 가장 기본적인 실감영상의 표현 기법인 텍스쳐 매핑 기법에 대하여 논하였고, 3차원의 객체 공간에서 2차원의 스크린 공간으로의 변환으로 인해 생길 수 있는 문제점과 렌더링 알고리즘에 대해 분석하였으며, 이에 부합하는 렌더링 시스템을 설계, 분석하였다. 또한 본 시스템은 고성능 3차원 그래픽 처리를 위하여 채택되어지고 있는 프로세서-메모리 집적 방식을 이용, 래스터라이징 유닛과 프레임버퍼를 단일 칩으로 구성하여 렌더링과 텍스쳐 매핑 과정에서 발생할 수 있는 지연현상을 제거하였다.

• 정보처리학회논문지A
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• 제13A권4호
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• pp.305-316
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• 2006

현재의 거의 대부분의 3차원 그래픽 프로세서는 한 개의 삼각형을 빠르게 처리하는 구조로 되어 있으며, 향후 여러 개의 삼각형을 병렬적으로 처리할 수 있는 프로세서가 등장할 것으로 예상된다. 고성능으로 삼각형을 처리하기 위해서는 각 래스터라이저마다 고유한 픽셀 캐시를 가져야 한다. 그런데, 병렬로 처리되는 경우 각각의 프로세서와 프레임 메모리 간에 일관성 문제가 발생할 수 있다. 본 논문에서는 각각의 그래픽 가속기에 픽셀 캐시를 사용가능 하게 하면서 성능을 증가시키고 일관성 문제를 해결하는 병렬 렌더링 프로세서를 제안한다. 제안하는 구조에서는 픽셀 캐시 미스에 의한 지연(latency)을 감소시켰다. 이러한 2가지 성과를 위하여 현재의 새로운 픽셀 캐시 구조에 효과적인 메모리 구조를 포함시켰다. 실험 결과는 제안하는 구조가 16개 이상의 래스터라이저에서 거의 선형적으로 속도 향상을 가져옴을 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.298-301
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• 2008

벡터 그래픽스는 수학적 정보를 이용하여 이미지를 표현하기 때문에 이미지 손상 없이 쉽게 확대 축소가 가능하며, 비트맵 방식으로 표현되는 이미지보다 더 작은 파일 크기를 가진다. 본 논문에서 제안하는 벡터 그래픽 래스터라이저는 개선된 스캔라인 엣지 플래그 방식을 사용하여 설계되었으며 클리핑과 슈퍼샘플링 과정을 같이 수행한다. OpenVG 2D 벡터 이미지를 사용하여 검증되었다. 본 논문에서 제안하는 가속기는 Tiger image의 랜더링에 초당 5 프레임의 성능을 가진다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 추계학술발표논문집 (하)
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• pp.1637-1640
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• 2000

최근 3 차원 그래픽스 분야에서 실감 영상 지원 요구에 따라 객체를 이루는 데이터의 수가 기하급수적으로 증가하게 되었다. 이에 고성능의 3 차원 그래픽 가속기에 대한 도입뿐만 아니라 가속기에서 처리될 데이터의 표현 및 여러 처리 방법들에 대한 연구도 요구되어지고 있다. 본 논문에서는 삼각형 스트림 기법을 이용하여 3 차원 그래픽 데이터를 효과적으로 표현할 수 있고, 이 기법의 특징을 이용하여 전체 시스템의 계산량을 줄일 수 있는 구조를 제안하였다. 즉 제안하는 구조는 3차원 그래픽 가속기의 뒷 단인 래스터라이저의 삼각형 셋업 부에 공통 변 버퍼를 두어 인접한 삼각형 들 간에 공유되는 변들의 정보를 재 사용하도륵 하였다. 이 구조는 공통 변 버퍼를 사용하지 않는 기존의 구조와 비교했을 경우 최대 31.8%의 수행 성능 향상을 보여준다.

• 한국정보통신학회논문지
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• 제11권11호
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• pp.2107-2115
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• 2007

본 논문에서는 3개의 정점으로 표현된 삼각형을 화면 좌표, 깊이 좌표, 색 등의 픽셀 정보로 바꾸는 스캔 변환 프로세서를 설계하였다. 설계된 스캔 변환 회로는 삼각형 변을 따라 스팬 라인을 생성한 후, 스팬 라인을 픽셀로 변환하는 스캔 라인 방식을 사용하였다. 그리고 좌변-상변 픽셀 채움 규칙을 지원함에 의해서 인접한 삼각형의 공유 변에 대한 픽셀이 중복 처리와 미처리 되는 것을 방지한다. 스캔 변환 프로세서 는 약 21,400개의 게이트로 구성되며, $0.35{\mu}m$ CMOS 공정 조건에서 약 80 Mhz의 동작 주파수를 가진다. 스캔 변환 프로세서는 최대 80 Mpixels/sec의 픽셀 생성 율을 갖고 있어 3차원 모바일 그래픽 분야에 적용 가능하다.