• 한국정보통신학회논문지
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• 제20권2호
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• pp.343-350
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• 2016

본 논문에서는 감염된 IP로부터 악성 공격을 감지하고 예방하기 위한 안전하고 효율적인 온칩버스를 기술한다. 대부분의 상호-연결 시스템(온칩버스)은 모든 데이터와 제어 신호가 밀접하게 연결되어있기 때문에 하드웨어 말웨어 공격에 취약하다. 본 논문에서 제안하는 보안 버스는 개선된 아비터, 어드레스 디코딩, 마스터와 슬레이브 인터페이스로 구성되며, AHB (Advanced High-performance Bus)와 APB(Advance Peripheral Bus)를 이용하여 설계되었다. 또한, 보안 버스는 매 전송마다 아비터가 마스터의 점유율을 확인하고 감염된 마스터와 슬레이브를 관리하는 알고리즘으로 구현하였다. 제안하는 하드웨어는 Xilinx ISE 14.7을 사용하여 설계하였으며, Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 검증하였다. TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 39K개의 게이트로 구현되었으며 최대 동작주파수는 313MHz이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.190-192
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• 2018

NIST 표준으로 정의된 이진체 상의 5가지 pseudo-random 타원곡선과 5가지 Koblitz 타원곡선을 지원하는 타원곡선 암호 (Elliptic Curve Cryptography; ECC) 프로세서를 설계하였다. Lopez-Dahab 투영 좌표계를 적용하여 모듈러 곱셈과 XOR 연산으로 스칼라 곱셈 (scalar multiplication)이 연산되도록 하였으며, 32-비트${\times}$32-비트의 워드 기반 몽고메리 곱셈기를 이용한 고정 크기의 하드웨어로 다양한 키 길이의 ECC가 구현될 수 있도록 설계하였다. 설계된 ECC 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-um CMOS 셀 라이브러리로 합성한 결과 100 MHz의 동작 주파수에서 10,674 GEs와 9 킬로비트의 RAM으로 구현되었고, 최대 154 MHz의 동작 주파수를 갖는다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.33-43
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• 2002

차세대 블록 암호 표준인 AES (Advanced Encryption Standard Rijndael(라인달) 암호 프로세서를 설계하였다. 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 ${\cdot}$ 복호 처리율이 향상되도록 하였다. 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 설계함으로써, 면적과 전력소모가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4 클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 Xilinx FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 약 25,000 개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖는 것으로 예측되었다.

• 한국전자파학회논문지
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• 제10권7호
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• pp.1044-1052
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• 1999

20 GHz대 2단 1 watt 고출력증폭기가 MMIC 기술로 설계, 제작되었다. $0.15\mu\textrm{m}$ 게이트를 구현하는 pHEMT 기술이 MMIC 고출력증폭기 제작에 사용되었는데, 단일 pHEMT 소자는 크기는 $400\mu\textrm{m}$이며 출력단 소자의 합 은 3200 m이다. HEMT 소자의 소오스에 연결한 궤환 회로와 바이어스 회로, 그리고 선로상의 안정화 회로를 이 용하여 전대역에서 안정하게 동작하도록 설계하였다. 래인지 결합기로 각 단을 분리하여 독립적으로 설계하였으 며, 이로 인하여 우수한 입출력 반사계수를 얻었다. 설계를 간단하게 시작하기 위하여 파운더리 라이브러리에서 제공된 비선형 등가회로로부터 선형 s-파라미터를 구하고, 이로부터 입출력측 등가회로를 추출하여 초기 설계 에 이용하였다. 제작된 1 watt MMIC 고출력증폭기는 17-25GHz 대역에서 15 dB 이상의 선형이득. -20dB 이 하의 반사계수. 그리고 31 dBm의 출력전력 특성을 나타내었는데. 설계시 예측된 성능과 매우 잘 일치한다.

• 한국정보통신학회논문지
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• 제14권2호
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• pp.453-461
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• 2010

본 논문에서는 임베디드 RISC 코어의 성능 및 전력 소모 개선을 위해 동적 분기예측 구조, 4원 집합연관 캐쉬 구조, ODC 연산을 이용한 클록 게이팅 기법을 제시한다. 동적 분기 예측 구조는 분기 명령에 대해 다음에 실행될 명령에 대한 예측 주소를 저장하는 BTB (Branch Target Buffer)를 사용한다. 4원 집합연관 캐쉬는 네 개의 메모리 블록을 한 개의 캐쉬 블록에 사상되는 구조로서 직접사상 캐쉬에 비해 접근 실패율이 낮고 라인 교체 방식으로 Pseudo-LRU 방식을 채택하여 LRU 정보를 저장하는 비트 수를 감소시킨다. ODC를 이용한 클록게이팅 기법은 논리합성 개념인 무관조건의 입출력 ODC 조건을 찾아 클록 게이팅 로직을 삽입함으로써 동적 소비전력을 줄인다. 제시한 구조들을 임베디드 RISC 코어인 OpenRISC 코어에 적용하여 성능을 측정한 결과, 기존 OpenRISC 코어 대비 실행시간이 약 29% 향상 되었고, Chartered $0.18{\mu}m$ 라이브러리를 이용하여 동적 전력을 측정한 결과, 기존 OpenRISC 코어 대비 소비전력이 16% 이상 감소하였다.

• 한국정보통신학회논문지
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• 제19권2호
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• pp.386-392
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• 2015

영상압축코덱은 데이터를 일정한 블록크기로 나누어 처리하며 블록크기로 나누어진 데이터는 필요에 따라 처리 순서가 바뀌게 되므로 블록단위의 순서 재배열을 위해서는 블록의 크기에 해당하는 데이터를 메모리에 저장한 후 새로운 순서로 읽는다. 처리 속도를 유지하기 위해서는 두 개의 메모리를 이용하여 입력 데이터를 저장하는 동시에 이전에 저장된 데이터를 읽는 방법을 사용한다. 본 논문에서는 단일 메모리를 적용한 불규칙한 입출력 순서 변환의 경우에도 주소의 변화가 유한한 갱신 횟수 안에 반복되는 예측 가능한 규칙성을 가짐을 보이고 하드웨어 구현을 위한 효율적인 방법을 제안한다. 제시한 방법은 HDL로 설계하여 TSMC 0.18 CMOS 공정 라이브러리를 이용하여 합성하였고 다양한 입출력 순서변환 스캔블록에 대해 40%이상의 면적 절감효과가 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.169-177
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• 2015

본 논문에서는 HEVC(High Efficiency Video Coding) 부호기를 위한 효율적인 SAO(Sample Adaptive Offset)의 저면적 하드웨어 구조를 제안한다. SAO는 HEVC 영상 압축 표준에서 채택된 새로운 루프 내 필터 기술로서 최적의 오프셋 값들을 화소 단위로 적용하여 영역 내 평균 화소 왜곡을 감소시킨다. 하지만 표준 SAO는 화소 단위 연산을 수행하기 때문에 초고해상도 영상을 처리하기 위해서 많은 연산시간과 연산량을 요구한다. 제안하는 SAO 하드웨어 구조는 SAO의 연산시간을 감소시키기 위해서 한번에 4개의 입력 화소들을 병렬적으로 처리하며, 2단계 파이프라인 구조를 갖는다. 또한 하드웨어 면적을 최소화하기 위해서 휘도 성분과 색차 성분에 대해 단일 구조를 가지며, 하드웨어에 적합한 연산기 및 공통 연산기를 사용한다. 제안하는 SAO 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 190k개의 게이트로 구현되었다. 제안하는 SAO 하드웨어 구조는 200MHz의 동작주파수에서 4K UHD@60fps 영상의 실시간 처리가 가능하며, 최대 250MHz까지 동작 가능하다.

• 대한원격탐사학회지
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• 제24권6호
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• pp.613-620
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• 2008

Web 2.0 패러다임에서 사용자는 웹에 접속함으로써 개인용 컴퓨터에서 특정 어플리케이션을 실행하는 것과 같이 동일한 기능을 수행할 수 있다. 이와 같이 플랫폼으로서의 웹을 위해서는 웹 상에서 다양한 자원과 어플리케이션들 간에 서로 데이터를 교환하고 공유할 수 있는 웹 기반 자료 포맷이 필요하다. 문자형 정보에 대한 JSON은 Javascript로 직접 처리가 가능한 실용성을 강조한 포맷이므로 기존의 XML 유형 데이터는 JSON 포맷을 포함하는 태그 처리가 가능하다. 그러나 지 공간정보를 다루는 GeoJSON은 현재 개발 진행중이고 표준화 초기 단계이므로 현 단계에서의 적용성에는 제한점들이 있고 이를 다룰 수 있는 툴이나 공개 프로그램도 그리 많지 않은 상황이다 따라서 공간 웹 서비스 개발에서 웹 서비스 간의 지공간자료 전송 및 상호 교환 목적으로 GeoJSON 포맷을 적용하기 위해서는 직접 GeoJSON Parser를 구현하거나 이와 같은 기능을 부분 지원되는 서버 기반의 공개 소스를 이용하는 것이 바람직하다. 본 연구에서는 공개형 웹 매핑 API인 Google Maps API와 Openlayers 라이브러리 API를 이용한 설계 및 구현을 통하여 지공간 정보 웹 서비스에서 GeoJSON을 웹 기반 공간 정보 자료 포맷으로 활용할 수 있는 기반 연구를 수행하고 향후 확장 가능성을 검토하였다.

• 한국정보통신학회논문지
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• 제24권11호
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• pp.1470-1476
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• 2020

모바일 장치와 IoT의 보안 프로토콜 구현에 적합한 경량 보안 SoC 설계에 대해 기술한다. Cortex-M0을 CPU로 사용하는 보안 SoC에는 타원곡선 암호 (elliptic curve cryptography) 코어, SHA3 해시 코어, ARIA-AES 블록 암호 코어 및 무작위 난수 생성기 (TRNG) 코어 등의 하드웨어 크립토 엔진들이 내장되어 있다. 핵심 연산장치인 ECC 코어는 SEC2에 정의된 20개의 소수체와 이진체 타원곡선을 지원하며, 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 서브 파이프라인 방식으로 동작하는 워드 기반 몽고메리 곱셈기를 기반으로 설계되었다. 보안 SoC를 Cyclone-5 FPGA 디바이스에 구현하고 타원곡선 디지털 서명 프로토콜의 H/W-S/W 통합 검증을 하였다. 65-nm CMOS 셀 라이브러리로 합성된 보안 SoC는 193,312 등가 게이트와 84 kbyte의 메모리로 구현되었다.

• 정보보호학회논문지
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• 제12권5호
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• pp.15-25
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• 2002

본 논문에서는 AES Rijndael 블록 암호 알고리즘을 구현하는 고속 암호 프로세서를 설계하였다. 기존 Rijndael 알고리즘의 고속 동작을 제약하는 라운드 키 계산에 따른 성능 저하 문제를 제거하기 위해, 연산 라운드 구조를 수정하여 라운드 키 계산 동작을 1 라운드 이전에 온라인 방식으로 처리하는 방식을 사용하였다. 그리고 128, 192, 256 비트 키를 지원하는 모듈화된 라운드 키 생성회로를 설계하였다. 설계된 암호 프로세서는 라운드 당 1 클록을 사용하는 반복 연산 구조를 갖고 있으며, 다양한 응용 분야에 적용하기 위해 기존 ECB, CBC 모드와 함께 AES의 새로운 동작 모드로 고려되고 있는 CTR 모드를 지원한다. Verilog HDL로 모델링된 암호 프로세서는 0.25$\mu\textrm{m}$ CMOS 공정의 표준 셀 라이브러리로 합성한 결과 약 51,000개의 게이트로 구성되며, 시뮬레이션 결과 7.5ns의 최대 지연을 가지고 있어서 2.5V 전압에서 125Mhz의 동작 주파수를 갖는다. 설계된 프로세서는 키 길이가 128 비트인 ECB 모드인 경우 약 1.45Gbps의 암.복호율의 성능을 갖는다.