A Design of Efficient Scan Converter for Image Compression CODEC

Data in a image compression codec are processed with a specific regular block size. The processing order of block sized data is changed in specific function blocks and the data is packed in memory and read by a new sequence. To maintain a regular throughput rate, double buffering is normally used that interleaving two block sized memory to do concurrent read and write operations. Single buffering using only one block sized memory can be adopted to the simple data reordering, but when a complicate reordering occurs, irregular address changes prohibit from implementing adequate address generating for single buffering. This paper shows that there is a predictable and recurring regularity of changing address access orders within a finite updating counts and suggests an effective method to implement. The data reordering function using suggested idea is designed with HDL and implemented with TSMC 0.18 CMOS process library. In various scan blocks, it shows more than 40% size reduction compared with a conventional method.

영상압축코덱을 위한 효율적인 스캔변환기 설계

영상압축코덱은 데이터를 일정한 블록크기로 나누어 처리하며 블록크기로 나누어진 데이터는 필요에 따라 처리 순서가 바뀌게 되므로 블록단위의 순서 재배열을 위해서는 블록의 크기에 해당하는 데이터를 메모리에 저장한 후 새로운 순서로 읽는다. 처리 속도를 유지하기 위해서는 두 개의 메모리를 이용하여 입력 데이터를 저장하는 동시에 이전에 저장된 데이터를 읽는 방법을 사용한다. 본 논문에서는 단일 메모리를 적용한 불규칙한 입출력 순서 변환의 경우에도 주소의 변화가 유한한 갱신 횟수 안에 반복되는 예측 가능한 규칙성을 가짐을 보이고 하드웨어 구현을 위한 효율적인 방법을 제안한다. 제시한 방법은 HDL로 설계하여 TSMC 0.18 CMOS 공정 라이브러리를 이용하여 합성하였고 다양한 입출력 순서변환 스캔블록에 대해 40%이상의 면적 절감효과가 있음을 확인하였다.